JPH0325970B2 - - Google Patents
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- Publication number
- JPH0325970B2 JPH0325970B2 JP56012460A JP1246081A JPH0325970B2 JP H0325970 B2 JPH0325970 B2 JP H0325970B2 JP 56012460 A JP56012460 A JP 56012460A JP 1246081 A JP1246081 A JP 1246081A JP H0325970 B2 JPH0325970 B2 JP H0325970B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level
- transistor
- ratioless
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007704 transition Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はMOSトランジスタで構成された論理
回路に関するもので、特にレシオレス回路に生じ
る誤動作を防止して動作の高速化を図つた論理回
路に関するものである。
回路に関するもので、特にレシオレス回路に生じ
る誤動作を防止して動作の高速化を図つた論理回
路に関するものである。
近年半導体集積回路の高集積化に伴い、集積度
及び低消費電力の面から盛んにレシオレス回路が
採用されて論理回路が構成されている。第１図は
CMOS回路における最も単純なレシオレス回路
の例を示しており、該レシオレス回路によれば定
常電流が流れない、負荷とドライバMOSは同寸
法でしかも小さく設計ができて集積度を挙げるこ
とができる等の利点があることから上述のように
各種の電子機器駆動のための論理回路に用いられ
ている。しかし上記レシオレス回路においては次
に述べるクロツクφに非同期の入力信号iNaが与
えられると、出力信号outaとして電源電圧の中
間レベルの信号が導出される惧れがあり、このよ
うな中間レベルの信号が次段に設けられた
CMOS回路に与えられたりすると誤動作の原因
になり、また本来定常電流が流れない回路に電流
が流れて、消費電力が大きくなるという欠点があ
る。
及び低消費電力の面から盛んにレシオレス回路が
採用されて論理回路が構成されている。第１図は
CMOS回路における最も単純なレシオレス回路
の例を示しており、該レシオレス回路によれば定
常電流が流れない、負荷とドライバMOSは同寸
法でしかも小さく設計ができて集積度を挙げるこ
とができる等の利点があることから上述のように
各種の電子機器駆動のための論理回路に用いられ
ている。しかし上記レシオレス回路においては次
に述べるクロツクφに非同期の入力信号iNaが与
えられると、出力信号outaとして電源電圧の中
間レベルの信号が導出される惧れがあり、このよ
うな中間レベルの信号が次段に設けられた
CMOS回路に与えられたりすると誤動作の原因
になり、また本来定常電流が流れない回路に電流
が流れて、消費電力が大きくなるという欠点があ
る。
即ち、第１図に示した１相のクロツクφによつ
て駆動されるレシオレス回路の入力端子に、第３
図の入力信号iNaに示す如く、上記クロツクφに
非同期の入力信号が与えられた場合の動作を考え
る。クロツクφが“高”レベルにある期間に出力
端は電源−Ｖにプリチヤージされて−Ｖレベルの
出力信号outaが形成される。プリシヤージされ
た後に上記入力信号iNaが与えられて、クロツク
φが“低”レベルの期間内に入力信号iNaが
“高”から“低”レベルに変化すると、入力信号
iNaが与えられたＰチヤネルMOSトランジスタ
がオンに遷移し、既にオン状態にある接地側のＰ
チヤネルMOSトランジスタを介して出力端にプ
リチヤージされた電荷が放電される。このとき入
力信号iNaのレベルがクロツクφの途中で“低”
レベルに変化するため、プリチヤージされた電荷
を放電させ得る期間は短かくなつて放電が不充分
に終り、また入力信号iNaが与えられたＰチヤネ
ルMOSトランジスタ、即ちロジツク回路部分を
通して放電されるため安定レベルに達するまでに
時間を要し、出力端子に導出される出力信号
outaとして第３図に示す信号outaの如く電源−
Ｖと接地レベル間の中間レベルをもつた信号が出
力される。このような中間レベルの信号outaが
次段のインバータ等に与えられると誤動作を生じ
させる原因になる。
て駆動されるレシオレス回路の入力端子に、第３
図の入力信号iNaに示す如く、上記クロツクφに
非同期の入力信号が与えられた場合の動作を考え
る。クロツクφが“高”レベルにある期間に出力
端は電源−Ｖにプリチヤージされて−Ｖレベルの
出力信号outaが形成される。プリシヤージされ
た後に上記入力信号iNaが与えられて、クロツク
φが“低”レベルの期間内に入力信号iNaが
“高”から“低”レベルに変化すると、入力信号
iNaが与えられたＰチヤネルMOSトランジスタ
がオンに遷移し、既にオン状態にある接地側のＰ
チヤネルMOSトランジスタを介して出力端にプ
リチヤージされた電荷が放電される。このとき入
力信号iNaのレベルがクロツクφの途中で“低”
レベルに変化するため、プリチヤージされた電荷
を放電させ得る期間は短かくなつて放電が不充分
に終り、また入力信号iNaが与えられたＰチヤネ
ルMOSトランジスタ、即ちロジツク回路部分を
通して放電されるため安定レベルに達するまでに
時間を要し、出力端子に導出される出力信号
outaとして第３図に示す信号outaの如く電源−
Ｖと接地レベル間の中間レベルをもつた信号が出
力される。このような中間レベルの信号outaが
次段のインバータ等に与えられると誤動作を生じ
させる原因になる。
またレシオレス回路に設けられた論理回路が、
第１図に示した１個のＰチヤネルMOSトランジ
スタで構成される回路とは異なり第２図に示す如
く縦積段数の多い論理ブロツクで構成される場合
には、中間レベルの信号が出力されて正確な信号
が得られないだけではなく、動作速度の点でも問
題があり、非同期の入力信号をレシオレス回路で
処理させることが難かしく、論理回路の縦積段数
に制限が生じて論理構成の自由度が少なくなり、
回路構成が難しくなるという欠点があつた。
第１図に示した１個のＰチヤネルMOSトランジ
スタで構成される回路とは異なり第２図に示す如
く縦積段数の多い論理ブロツクで構成される場合
には、中間レベルの信号が出力されて正確な信号
が得られないだけではなく、動作速度の点でも問
題があり、非同期の入力信号をレシオレス回路で
処理させることが難かしく、論理回路の縦積段数
に制限が生じて論理構成の自由度が少なくなり、
回路構成が難しくなるという欠点があつた。
本発明は上記従来回路の欠点を除去し、簡単な
構成を付加することによつて出力信号のレベルの
定常化の増幅を図つた論理回路を提供するもので
ある。次に実施例を挙げて本発明を詳細に説明す
る。
構成を付加することによつて出力信号のレベルの
定常化の増幅を図つた論理回路を提供するもので
ある。次に実施例を挙げて本発明を詳細に説明す
る。
第４図は本発明の基本回路例を示す１相レシオ
レス回路図である。電源−Ｖと接地電位間に、ク
ロツクφがゲートに与えられたＮチヤネルMOS
トランジスタT1及びＰチヤネルMOSトランジス
タT2が設けられ、更に両トランジスタ間にＰチ
ヤネルMOSトランジスタが適宜の接続をなして
構成されたロジツク部Ｌが設けられてレシオレス
回路が構成されている。本発明による論理回路は
上記レシオレス回路に、ロジツク部Ｌをバイパス
させるＰチヤネルMOSトランジスタT3が設けら
れ、該トランジスタT3のゲートにはレシオレス
回路の出力信号をインバータＩで反転させた反転
信号が与えられている。第５図は上記基本回路例
のロジツク部Ｌが、入力信号iNcが与えられたＰ
チヤネルMOSトランジスタT41個で構成された
レシオレス回路の具体例を示し、バイパス用Ｐチ
ヤネルMOSトランジスタT3が接続されたインバ
ータＩの入力端Ａ或いはインバータＩの出力端Ｂ
から出力信号が導出される。同回路において、第
７図の信号波形図に示す如くクロツクφに非同期
の入力信号iNcがトランジスタT4のゲートに与え
られて、従来回路と同様にクロツクφが“高”レ
ベルの期間にＡ点が−Ｖレベルにプリチヤージさ
れ、次にクロツクφが“低”レベルに遷移しても
トランジスタT4がオンに遷移しない限りＡ点の
プリチヤージ状態は保持される。クロツクφ“低”
レベル期間の途中で入力信号iNcが“高”から
“低”レベルに変化すると、Ａ点はプリチヤージ
された電荷が放電され“低”から“高”レベルに
変化する。Ａ点が“高”レベルに変化することに
よりインバータＩを介したＢ点は“高”から
“低”レベルに変化し、トランジスタT3をオンに
遷移させ、Ａ点のプリチヤージを速めてレベルの
定常化を増幅させる。即ちＢ点に得られた反転信
号を帰還してＡ点のプリチヤージ電荷の放電をバ
イパスさせることにより、Ａ点のレベルが短期間
に定常レベルに達して、中間レベルを出力するよ
うな事態の発生を防いで安定したレシオレス回路
出力を形成することができる。
レス回路図である。電源−Ｖと接地電位間に、ク
ロツクφがゲートに与えられたＮチヤネルMOS
トランジスタT1及びＰチヤネルMOSトランジス
タT2が設けられ、更に両トランジスタ間にＰチ
ヤネルMOSトランジスタが適宜の接続をなして
構成されたロジツク部Ｌが設けられてレシオレス
回路が構成されている。本発明による論理回路は
上記レシオレス回路に、ロジツク部Ｌをバイパス
させるＰチヤネルMOSトランジスタT3が設けら
れ、該トランジスタT3のゲートにはレシオレス
回路の出力信号をインバータＩで反転させた反転
信号が与えられている。第５図は上記基本回路例
のロジツク部Ｌが、入力信号iNcが与えられたＰ
チヤネルMOSトランジスタT41個で構成された
レシオレス回路の具体例を示し、バイパス用Ｐチ
ヤネルMOSトランジスタT3が接続されたインバ
ータＩの入力端Ａ或いはインバータＩの出力端Ｂ
から出力信号が導出される。同回路において、第
７図の信号波形図に示す如くクロツクφに非同期
の入力信号iNcがトランジスタT4のゲートに与え
られて、従来回路と同様にクロツクφが“高”レ
ベルの期間にＡ点が−Ｖレベルにプリチヤージさ
れ、次にクロツクφが“低”レベルに遷移しても
トランジスタT4がオンに遷移しない限りＡ点の
プリチヤージ状態は保持される。クロツクφ“低”
レベル期間の途中で入力信号iNcが“高”から
“低”レベルに変化すると、Ａ点はプリチヤージ
された電荷が放電され“低”から“高”レベルに
変化する。Ａ点が“高”レベルに変化することに
よりインバータＩを介したＢ点は“高”から
“低”レベルに変化し、トランジスタT3をオンに
遷移させ、Ａ点のプリチヤージを速めてレベルの
定常化を増幅させる。即ちＢ点に得られた反転信
号を帰還してＡ点のプリチヤージ電荷の放電をバ
イパスさせることにより、Ａ点のレベルが短期間
に定常レベルに達して、中間レベルを出力するよ
うな事態の発生を防いで安定したレシオレス回路
出力を形成することができる。
第６図はロジツク部Ｌが直列接続された複数個
のＰチヤネルMOSトランジスタで構成されたレ
シオレス回路で、本実施例においてもロジツク部
ＬをバイパスするＰチヤネルMOSトランジスタ
T3が設けられ、該トランジスタのゲートにはレ
シオレス回路の出力信号Ｃの反転信号Ｄが与えら
れている。レシオレス回路の出力端Ｃ点が評価期
間に“低”から“高”レベルへと変化する動作に
伴つて、Ｄ点は“高”から“低”レベルに移りト
ランジスタT3をオンに遷移させ、Ｃ点にプリチ
ヤージされた電荷はトランジスタT3をも介して
放電され、“低”から“高”レベルへの遷移時間
を著しく短縮して、動作の高速化、レベルの安定
化が図られる。
のＰチヤネルMOSトランジスタで構成されたレ
シオレス回路で、本実施例においてもロジツク部
ＬをバイパスするＰチヤネルMOSトランジスタ
T3が設けられ、該トランジスタのゲートにはレ
シオレス回路の出力信号Ｃの反転信号Ｄが与えら
れている。レシオレス回路の出力端Ｃ点が評価期
間に“低”から“高”レベルへと変化する動作に
伴つて、Ｄ点は“高”から“低”レベルに移りト
ランジスタT3をオンに遷移させ、Ｃ点にプリチ
ヤージされた電荷はトランジスタT3をも介して
放電され、“低”から“高”レベルへの遷移時間
を著しく短縮して、動作の高速化、レベルの安定
化が図られる。
本発明は上記実施例に限られるものではなく、
CMOS構造であれば第４図に示したＰチヤネル
MOSトランジスタとＮチヤネルMOSトランジス
タを逆にしたものでも可能であり、多相クロツク
ＰチヤネルMOSトランジスタLSI、Ｎチヤネル
MOSトランジスタLSIの片チヤネルLSIでも同様
に構成することができる。
CMOS構造であれば第４図に示したＰチヤネル
MOSトランジスタとＮチヤネルMOSトランジス
タを逆にしたものでも可能であり、多相クロツク
ＰチヤネルMOSトランジスタLSI、Ｎチヤネル
MOSトランジスタLSIの片チヤネルLSIでも同様
に構成することができる。
以上本発明によれば、レシオレス回路の出力信
号のレベルを“低”或いは“高”レベルに高速に
安定化させることができ、従来回路では困難であ
つた非同期の入力信号を処理することができてレ
シオレス回路の利用範囲を一層拡大することがで
きる。
号のレベルを“低”或いは“高”レベルに高速に
安定化させることができ、従来回路では困難であ
つた非同期の入力信号を処理することができてレ
シオレス回路の利用範囲を一層拡大することがで
きる。
第１図及び第２図は従来のレシオレス回路を示
す電気回路図、第３図は同電気回路の動作を説明
するための信号波形図、第４図は本発明による基
本構成を示す回路ブロツク図、第５図及び第６図
は本発明による実施例を示す電気回路図、第７図
は同電気回路の動作を説明するための信号波形図
である。 T1，T2，T3……MOSトランジスタ、Ｌ……ロ
ジツク部、Ａ，Ｃ……レシオレス回路出力端、
Ｂ，Ｄ……レシオレス回路出力信号の反転信号出
力端、Ｉ……インバータ。
す電気回路図、第３図は同電気回路の動作を説明
するための信号波形図、第４図は本発明による基
本構成を示す回路ブロツク図、第５図及び第６図
は本発明による実施例を示す電気回路図、第７図
は同電気回路の動作を説明するための信号波形図
である。 T1，T2，T3……MOSトランジスタ、Ｌ……ロ
ジツク部、Ａ，Ｃ……レシオレス回路出力端、
Ｂ，Ｄ……レシオレス回路出力信号の反転信号出
力端、Ｉ……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 第一期間においてオンとなり、出力点を第一
の電位に充電する第一のトランジスタと、一端が
上記出力点に接続されたロジツク部と、上記ロジ
ツク部の他端と第二の電位との間に接続され、上
記第一期間に続く第二期間においてオンとなる第
二のトランジスタとから成るレシオレス回路にお
いて、 上記ロジツク部と並列に接続され、上記出力点
の電位によつてオン・オフ制御されるトランジス
タであつて、出力決定期間である上記第二期間に
おける上記ロジツク部のオン状態への遷移に応じ
てオン状態となり、上記ロジツク部と並列な放電
経路を形成するロジツク部バイパス用トランジス
タを設けたことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56012460A JPS57127337A (en) | 1981-01-29 | 1981-01-29 | Logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56012460A JPS57127337A (en) | 1981-01-29 | 1981-01-29 | Logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57127337A JPS57127337A (en) | 1982-08-07 |
| JPH0325970B2 true JPH0325970B2 (ja) | 1991-04-09 |
Family
ID=11805956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56012460A Granted JPS57127337A (en) | 1981-01-29 | 1981-01-29 | Logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57127337A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225614A (ja) * | 1983-06-06 | 1984-12-18 | Nippon Telegr & Teleph Corp <Ntt> | 電気回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291352A (en) * | 1976-01-26 | 1977-08-01 | Matsushita Electric Ind Co Ltd | 2-phase clock circuit |
-
1981
- 1981-01-29 JP JP56012460A patent/JPS57127337A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291352A (en) * | 1976-01-26 | 1977-08-01 | Matsushita Electric Ind Co Ltd | 2-phase clock circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57127337A (en) | 1982-08-07 |
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