JPH0325626A - Information processor - Google Patents
Information processorInfo
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- JPH0325626A JPH0325626A JP1159583A JP15958389A JPH0325626A JP H0325626 A JPH0325626 A JP H0325626A JP 1159583 A JP1159583 A JP 1159583A JP 15958389 A JP15958389 A JP 15958389A JP H0325626 A JPH0325626 A JP H0325626A
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Landscapes
- Advance Control (AREA)
- Retry When Errors Occur (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、先行制御方式をとる情報処理装置に係り、特
に，先行制御部の論理不良による誤動作を回避するのに
好適な情報処理装置に関する．〔従来の技術〕
近年の情報処理装置は，要求される処理性能を満足する
ため、益々高度で複雑な先行制御方式を採用するように
なっている．また、それを具現化するにあたっての実装
技術も超高密度化し，使用する論理素子もより大規模な
ＬＳＩへと展開してきている．
かかる状況の中で、論理不良への対処が難しくなってき
た．何故ならば，ほぼ全ての論理回路はＬＳＩで組まれ
ているため、論理不良を直すということは、すなわちＬ
ＳＩを作り直すことになり、これにはかなりの日数を必
要とする。あるいはまた、超高密度実装化により、非常
に小さい部分のみ部品交換することは不可能になってき
ている。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device that employs a proactive control method, and particularly relates to an information processing device suitable for avoiding malfunctions due to logic defects in a proactive control section. ．． [Prior Art] In order to satisfy the required processing performance, recent information processing devices are adopting increasingly sophisticated and complex advance control methods. In addition, the packaging technology used to realize this has become extremely dense, and the logic elements used have also been developed into larger-scale LSIs. Under such circumstances, it has become difficult to deal with logic defects. This is because almost all logic circuits are built with LSI, so fixing logic defects means
The SI will have to be recreated, which will take a considerable number of days. Alternatively, due to ultra-high density packaging, it has become impossible to replace only very small parts.
したがって、不良が判明したからといってたちどころに
直せる訳ではなく、一定期間は不良が顕在化したまま放
置せざるを得ないのが実情である。Therefore, even if a defect is discovered, it cannot be fixed immediately; the reality is that the defect has no choice but to remain visible for a certain period of time.
なお，先行制御方式の情報処理装置において、先行制御
部の誤動作を回避する一手法は，例えば特開昭５５−３
０７３３号公報に記載されている。In the information processing device using the advance control method, one method for avoiding malfunctions of the advance control section is disclosed in, for example, Japanese Patent Laid-Open No. 55-3.
It is described in Publication No. 0733.
言うまでもなく、先行制御方式は最近の情報処理装置に
おいては高速化のための常套手段であり、それを具現化
する部分は，１台の情報処理装置の論理回路のかなりの
部分を占めている．それだけに、先行制御部の動作試験
は一般に出荷前に充分に実施されており，この先行制御
部に関連する不良が出荷後顕在化するのは、極めて特異
なケースと言える。Needless to say, the advance control method is a common method for speeding up recent information processing equipment, and the part that implements it occupies a considerable portion of the logic circuit of a single information processing equipment. For this reason, the advance control section is generally sufficiently tested for operation before shipment, and it is an extremely unique case that a defect related to the advance control section becomes apparent after shipment.
この様な、いわゆる特異なケースというのは、以下にあ
げるような条件が複雑に重なり合った場合である．
（１）命令列
（２）命令を読み出す動作とそのタイミング（３）命令
実行に伴なう主記憶参照動作とそのタイミング
（４）キャッシュと主記憶との間でのデータ転送とその
タイミング
（５）命令アドレス
（６）命令実行に伴なう被参照主記憶アドレスしたがっ
て、最近の情報処理装置の運用形態の如く、非常に多く
の種類のプログラムが同時に実行されているような場合
であっても、誤動作をおこすのは特定プログラムの特定
命令列のみである場合がほとんどである。Such a so-called unique case is a case where the following conditions overlap in a complicated manner. (1) Instruction sequence (2) Instruction read operation and its timing (3) Main memory reference operation associated with instruction execution and its timing (4) Data transfer between cache and main memory and its timing (5) ) Instruction address (6) Main memory address referenced by instruction execution In most cases, it is only a specific instruction sequence of a specific program that causes a malfunction.
そして、その場合上記した条件のうちどれか一つでも変
えることができるならば、誤動作はしないと考えられる
．具体的には、先行制御をいったん無効化した後に初期
化し、命令読出しから添開するだけで誤動作は回避でき
ると考えられるが、従来技術によっては、これを効率良
く行うことは不可能であった．
例えば、前掲の特開昭５５−３０７３３号公報には、先
行制御部を一度初期化してやることにより誤動作を回避
することが開示されているが、これの有効性は、先行制
御部の障害を検出できた場合に限られている．論理不良
により予期せぬ状態に陥った時、障害として検出しうる
場合もあるが、多くの場合は障害として検出することは
不可能であり、データ誤まり等の結果を招くものである
。In that case, if any one of the conditions listed above can be changed, malfunctions will not occur. Specifically, it is thought that malfunctions can be avoided by simply disabling and initializing the advance control and reading and opening instructions, but it has been impossible to do this efficiently depending on the conventional technology. ．． For example, the above-mentioned Japanese Patent Application Laid-Open No. 55-30733 discloses that malfunctions can be avoided by once initializing the advance control section, but the effectiveness of this method is limited by detecting failures in the advance control section. Only if possible. When an unexpected state occurs due to a logic defect, it may be possible to detect it as a failure, but in many cases it is impossible to detect it as a failure, resulting in data errors and the like.
したがって、該公開公報に示された技術では、本発明が
解決せんとする論理不良による誤動作に対しては有効で
は無い。Therefore, the technique disclosed in the publication is not effective against malfunctions caused by logic defects, which the present invention aims to solve.
あるいはまた、従来より一般に行われている手法として
、先行制御部の機能を縮退することも考えられている。Alternatively, degenerating the function of the advance control unit has been considered as a conventionally commonly used method.
この手法は、論理不良による誤動作を回避する上で確か
に有効ではあるが、その性能に与える影響は著しく、大
幅な性能低下をもたらすので、とても実用的とは言えな
い．本発明の目的とするところは、従来技術による限り
回避することが困難であった、論理不足による誤動作を
回避するところにある．とりわけ本発明においては、先
行制御方式を採用する情報処理装置において、先行制御
部の論理不良に起因する誤動作を回避するところにある
．
〔課題を解決するための手段〕
上記目的を達成するために、本発明は、先行制御方式を
採る情報処理装置において、一つまたは複数の特定条件
を設定する第１手段と、命令列実行中に前記第１の手段
で設定した特定の条件を検出する第２の手段と、前記第
２の手段により特定の条件を検出した時に、先行制御を
無効化した後、開する第３の手段を具備したことを特徴
とする．〔作 用〕
前記第１の手段により、誤動作する命令中の特定命令ア
ドレスを比較アドレスとして設定する．第２の手段によ
り、該特定命令が実行されて命令アドレス一致条件が検
出されると，第３の手段により、命令列の実行が中断さ
れる．次いで、第３の手段により、先行制御が無効化さ
れ、然る後に先行制御を初期化し、命令列の実行を継続
して再開する．
以上一連の処理により、本来発生したかも知れない誤動
作が、先行制御が初期化されることで回避できる．また
、先行制御は一度無効化・初期化されるだけであり、先
行制御そのものの機能を縮退するわけではないので、性
能低化は無視できる．さらに、上記した一連の手段と処
理は、従来より具備しているアドレスコンベア機能をほ
とんど共用できるため、大幅なハードウェア資源の増大
無く実現することができる．よって、ハードウェアコス
トの上昇もわずかにおさえることができる．〔実施例〕
以下、本発明の一実施例を図面を用いて説明する，
第１図は本発明の一実施例のブロック図である。Although this method is certainly effective in avoiding malfunctions due to logic defects, it has a significant impact on performance, resulting in a significant performance drop, so it cannot be said to be very practical. An object of the present invention is to avoid malfunctions due to lack of logic, which have been difficult to avoid using conventional techniques. In particular, the present invention aims to avoid malfunctions caused by logic failures in the advance control section in information processing apparatuses that employ the advance control method. [Means for Solving the Problem] In order to achieve the above object, the present invention provides a first means for setting one or more specific conditions, and a first means for setting one or more specific conditions, and a first means for setting one or more specific conditions. a second means for detecting the specific condition set by the first means; and a third means for opening after invalidating the advance control when the second means detects the specific condition. It is characterized by the following: [Operation] The first means sets a specific instruction address among the malfunctioning instructions as a comparison address. When the second means executes the specific instruction and the instruction address matching condition is detected, the third means interrupts the execution of the instruction sequence. Next, the advance control is invalidated by the third means, and thereafter the advance control is initialized and the execution of the instruction sequence is resumed. Through the above series of processes, malfunctions that may have originally occurred can be avoided by initializing advance control. Furthermore, since the advance control is only disabled and initialized once, and the function of the advance control itself is not degraded, the performance degradation can be ignored. Furthermore, the series of means and processes described above can be implemented without a significant increase in hardware resources, since most of the conventional address conveyor functions can be shared. Therefore, the increase in hardware costs can be kept to a minimum. [Embodiment] An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the present invention.
命令読出し制御装Ｗ（以下ＩＵと略す）１０１は、命令
アドレスレジスタ（以下ＩＡＲと略す）１０３が保持す
る命令アドレスに従って主記憶装置（以下ＭＳと略す）
１１０から命令を読出し、該命令を解読し、命令実行制
御装置（以下Ｅ ＴＪと略す）１０２へ該命令の実行制
御を受渡す先行制御部である．
命令実行制御装置（ＥＵ）１０２は、Ｉ ｔＪ １ ０
１より引き継いだ命令実行制御情報に従い、該命令を実
行する演算実行部である．このＥ ｔＪ １ ０ ２は
マイクロプログラム１． ０ ９により制御されるとす
る．マイクロプログラム１０９は、また、他の機能部位
をも制御する．
比−較アドレスレジスタ（以下ＣＡＲと略す）１０４は
、比較アドレスを保持するレジスタで、そと略す）１０
５に入力される。The instruction read control unit W (hereinafter abbreviated as IU) 101 reads the main memory (hereinafter abbreviated as MS) according to the instruction address held by the instruction address register (hereinafter abbreviated as IAR) 103.
The advance control unit reads an instruction from the ETJ 110, decodes the instruction, and transfers execution control of the instruction to the instruction execution control unit (hereinafter abbreviated as ETJ) 102. The instruction execution control unit (EU) 102 is I tJ 1 0
This is an arithmetic execution unit that executes instructions according to the instruction execution control information inherited from 1. This E tJ 1 0 2 is microprogram 1. Suppose that it is controlled by 0 9. Microprogram 109 also controls other functional parts. A comparison address register (hereinafter abbreviated as CAR) 104 is a register that holds a comparison address (hereinafter abbreviated as CAR) 10
5 is input.
比較器（ＣＭＰ）１０５は、信号線１−５２を介してＣ
Ａ Ｒ ｉ Ｏ ４から送出されてくる値と、信号線
１５１を介してＩＡＲ１０３から送出されてくる値とを
比較し、その比較結果を信号線１５３及び信号線１５４
へ出力するものである。このＣＭＰ１０５は，比較の結
果、−敵した時はＬＬ Ｉ Ｉ１を、そうでないならば
ＩＩ Ｏ ＋＋を出力する，フリップフロップ（以下Ｆ
Ｆと粘す）１．０６は、１１０”または“ｌ”の値を保
持するフラグで、その値は信号線１５５を介してＡＮＤ
回路１０７へ送出される．
ＡＮＤ回路１０７は、信号線１５５を介してＦＦ１０６
から送出されてくる値と、信号線１５４を介してＣＭＰ
１ ０ ５から送出されてくる値との論理積をとり、
結果を信号線１５６へ出力するものである．このＡＮＤ
回路１０７は、両入力１５４，１５５が共にｓｒ １
ｕの時のみ“１″を出力し、そうでないならば１１ ０
Ｉ＋を出力する。Comparator (CMP) 105 connects CMP via signal line 1-52.
The value sent from A R i O 4 is compared with the value sent from IAR 103 via signal line 151, and the comparison result is sent to signal line 153 and signal line 154.
This is what is output to. This CMP 105 is a flip-flop (hereinafter F
1.06 is a flag that holds the value of 110" or "l", and that value is ANDed via the signal line 155.
The signal is sent to circuit 107. The AND circuit 107 connects the FF 106 via the signal line 155.
The value sent from the CMP via the signal line 154
Take the AND with the value sent from 1 0 5,
The result is output to the signal line 156. This AND
The circuit 107 has both inputs 154 and 155 sr 1
Output “1” only when u, otherwise 11 0
Outputs I+.
フリップフロツプ（以千ＦＦと略す）１０８は、信号線
１５６を介して送出されてくる値を一時的に保持するフ
ラグであり、その値は信号線１５７を介してＥＵ１０２
へ送出される．比較器１−０５の出力も、信号線１５３
を介してＥＵ１０２へ送出される．
ここで、ＦＦ１０６、ＡＮＤ １ ０ ７及びＦＦＩ０
８が本発明の核心をなすものであり、それらの役割りは
以下の説明で明らかとなるであろう。A flip-flop (abbreviated as FF) 108 is a flag that temporarily holds a value sent via a signal line 156, and the value is sent to the EU 102 via a signal line 157.
is sent to. The output of comparator 1-05 is also connected to signal line 153.
It is sent to the EU 102 via. Here, FF106, AND 1 0 7 and FFI0
8 form the core of the present invention, and their roles will become clear from the following description.
第２図はＭＳＩＩＯ内の命令列を示したもので、以下、
この例に従って第１図の動作を説明する．今、該処理装
置はＭＳｌ１０内の命令列Ｘを実行しており、その命令
列Ｘ中の命令Ｂのアドレス： （Ｙ Ｙ Ｙ Ｙ）な
る値がＣＡＲ１０４に予め設定されているものとする．
また，ＦＦｌ０６へは予め“０ ７１が設定されている
ものとする．Ｉ ｔＪ １ ０ １が命令Ａの処理を終
了すると、今度は命令Ｂを読み出すため、ＩＡＲ１０３
に命令Ｂのアドレス： （ＹＹＹＹ）を設定する．こ
の命令アドレスに従って順次制御が展開され、Ｉ Ｕ
１ ０１はＥＵ１０２へ命令Ｂの実行制御を受渡すが、
同時に、この命令アドレスは信号線１５１を介してＣＭ
Ｐ Ｉ Ｏ ５へも送出される。Figure 2 shows the instruction sequence in MSIIO, and the following is shown below.
The operation shown in Figure 1 will be explained according to this example. It is assumed that the processing device is currently executing an instruction sequence X in the MSl 10, and that the address of an instruction B in the instruction sequence X: (Y Y Y Y) is preset in the CAR 104.
It is also assumed that "0 71" has been set in FF106 in advance. When I tJ 1 0 1 finishes processing instruction A, in order to read instruction B, IAR 103
Set the address of instruction B: (YYYY). Control is developed sequentially according to this instruction address, and I U
1 01 transfers execution control of instruction B to EU 102, but
At the same time, this instruction address is transmitted to the CM via signal line 151.
It is also sent to PIO5.
ＣＭＰ ｌ ０ ５は、信号線１５１を介してＩＡＲ１
０３から送出されていくる命令Ｂのアドレス：（ＹＹＹ
Ｙ）と、信号線１５２を介してＣ Ａ Ｒ １０４から
送出されてくる比較アドレスとを比較する。この時、Ｃ
ＡＲ１０４には前もって命令Ｂのアトレス： （Ｙ
Ｙ Ｙ Ｙ）が設定されているので、比較結果は「一致
」となり、ＩＩ Ｉ ＩＩなる値を信シ｝ＩＩＡ１５３
及び信号線１５４へ送出する。CMP l 0 5 connects IAR1 via signal line 151
Address of instruction B sent from 03: (YYY
Y) and the comparison address sent from the C A R 104 via the signal line 152. At this time, C
AR104 has the address of instruction B in advance: (Y
Y Y Y) is set, so the comparison result is a “match” and the value II
and sends it to the signal line 154.
ＡＮＤ回路１０７は、信号線１５４を介してＣＭＰ １
０ ５から送出されてくる比較結果と、信号線１５５
を介してＦＦ１０６から送出されてくる値との論理積を
とるが、ＦＦ１０６へは前もって“Ｏ”なる値が設定さ
れているため、信号［１５６へは“Ｏ ｔ＋を出力し、
この出力値はＦ Ｆ Ｉ Ｏ ８に保持される．
一方．ＣＭＰｉ０５の出力値ＩＩ ｌ １＋は、信号線
１５３を介してＥ ｔＪ １ ０ ２へ送出される。The AND circuit 107 outputs CMP 1 via the signal line 154.
The comparison result sent from 05 and the signal line 155
However, since the value "O" is set in advance to the FF 106, "O t+" is output to the signal [156,
This output value is held in FFIO8. on the other hand. The output value II l 1+ of CMPi05 is sent to E tJ 1 0 2 via the signal line 153.
Ｅ ＬＪ １ ０ ２は信号線１５３を介してＣＭ｝）
１０５の比較結果が「一致」した、すなわち、“１″な
る値を受けとると、命令Ｂの実行を完了した段階でマイ
クロプログラム１０９のアドレスコンベア処理ルーチン
にブレークインする。E LJ 1 0 2 is CM via signal line 153})
When the comparison result of 105 is a "match", that is, when a value of "1" is received, a break is made to the address conveyor processing routine of the microprogram 109 when execution of instruction B is completed.
第３図はマイクロプログラム１０９の処理手順を示した
ものであり、ＦＦ１０８が＃ Ｏ Ｈの場合は次のよう
になる。FIG. 3 shows the processing procedure of the microprogram 109, and when the FF 108 is #OH, the processing is as follows.
ステップ３０１：マイクロプログラム１０９は，ＦＦ１
０８の値を読み出す。次いでステップ３０２へ進む．
ステップ３０２：ステップ３０１で読出したＦＦ１０８
の値をテストする．テストの結果、１１ ０ １＃なら
ばステップ３０３へ進み、′１”ならばステップ３０４
へ進む．今回の場合、ＦＦ１０８の値は１１ ０”であ
るので、次にステップ３０３へ進む。Step 301: Microprogram 109 is FF1
Read the value of 08. Next, the process advances to step 302. Step 302: FF108 read in step 301
Test the value of . If the test result is 11 0 1#, proceed to step 303, if '1'', step 304
Proceed to. In this case, the value of the FF 108 is 110'', so the process proceeds to step 303 next.
ステップ３０３：マイクロプログラム１０９は処理装置
を停止させる．
以上一連の処理により、該処理装置は命令Ｂの実行を完
了した時点で停止するが，これは従来のアドレスコンベ
ア機能と同じものである。Step 303: The microprogram 109 stops the processing device. Through the series of processes described above, the processing device stops when the execution of instruction B is completed, which is the same as the conventional address conveyor function.
次に、ＦＦ１０６に“１″なる値を前もって設定してお
いた場合の動作を説明する．
ＩＵＩＯＩが命令Ａの処理を終了すると、今度は命令Ｂ
を読出すためＩＡＲ１０３に命令Ｂのアドレス： （
ＹＹＹＹ）を設定する．この命令アドレスに従って順次
制御が展開され、ＥＵ１０２へ命令Ｂの実行制御を受渡
すが、同時にこの命令アドレスは信号線１５１を介して
ＣＭＰ １ ０ ５へも送出される．
ＣＭＰ １ ０ ５は、信号線１５１を介してＩＡＲ１
０３から送出されてくる命令Ｂのアドレス＝（Ｙ Ｙ
Ｙ Ｙ）と，信号線１５２を介してＣＡＲ １０４から
送出されてくる比較アドレスとを比較する，ＣＡＲ１０
４には予め命令Ｂのアドレス（ＹＹＹＹ）が設定されて
いるので、比較結果は「一致」となり、ＣＭＰ１．０５
はＬ１ １ ７２なる値を信号＄１５３及び信号線工５
４へ送出する．ＡＮＤ回路１０７は、信号線１５４を介
してＣＭＰ１０５から送出されてくる比較結果“１″と
，信号線１５５を介してＦＦｌ０６から送出されてくる
値との論理積をとるが，今回はＦＦ１０６へは前もって
′゛１′″なる値が設定されているので論理積は“１″
となる．この値“１”は、信号ｌ＆！１５６を介してＦ
Ｆ１０８へ設定される．すなわち、ＦＦ１０６を“１
１７に設定しておくと、ＣＭＰ １ ０ ５での比較結
果が「一致」した時，ＦＦ１０８が“１″に設定される
。Next, the operation when the value "1" is set in advance to the FF 106 will be explained. When IUIOI finishes processing instruction A, it now processes instruction B.
Address of instruction B to IAR103 to read: (
YYYY). Control is developed sequentially according to this instruction address, and execution control of instruction B is transferred to the EU 102, but at the same time, this instruction address is also sent to the CMP 105 via the signal line 151. CMP 1 0 5 connects IAR 1 via signal line 151.
Address of instruction B sent from 03 = (Y Y
CAR10 compares YY) with the comparison address sent from CAR 104 via signal line 152.
4 has the address (YYYY) of instruction B set in advance, so the comparison result is "match" and CMP1.05
is the value L1 1 72 for the signal $153 and the signal wirework 5
Send to 4. The AND circuit 107 takes the logical product of the comparison result "1" sent from the CMP 105 via the signal line 154 and the value sent from the FF106 via the signal line 155, but this time, it is not sent to the FF 106. Since the value ``1'' has been set in advance, the logical product is ``1''.
becomes. This value “1” corresponds to the signal l&! F via 156
Set to F108. In other words, FF106 is set to “1”.
If it is set to 17, when the comparison result in CMP 1 0 5 is a "match", the FF 108 is set to "1".
一方、ＣＭＰ １ ０ ５の出力値１１ １ １８は信
号線ｌ５３を介して、ＥＵ１０２へ送出されるので，命
令Ｂの実行が完了した時点でマイクロプログラム１０９
のアドレスコンベア処理ルーチンにブレークインする．
この時のマイクロプログラム１０９の処理を再度第３図
を用いて説明すると次のようになる．ステップ３０１：
マイクロプログラム１０９はＦＦ１０８の値を読出す．
次にステップ３０２へ進む・
ステップ３０２：ステップ３０１で読出したＦＦ１０８
の値をテストする。その結果、１４ ０ ＩＩならばス
テップ３０３へ進み、１１ １ ７１ならばステップ３
０４へ進むが、今回は１（ ｌ ＩＩなので、ステップ
３０４へ進む。On the other hand, since the output value 11 1 18 of CMP 1 0 5 is sent to the EU 102 via the signal line 153, the microprogram 109
Break into the address conveyor processing routine. The processing of the microprogram 109 at this time will be explained again using FIG. 3 as follows. Step 301:
Microprogram 109 reads the value of FF 108.
Next, proceed to step 302. Step 302: FF 108 read in step 301
Test the value of . As a result, if 14 0 II, proceed to step 303; if 11 1 71, proceed to step 3
The process proceeds to step 04, but this time it is 1( l II, so the process proceeds to step 304.
ステップ３０４；マイクロプログラム１０９は、ＩＵＩ
ＯＩの先行制御をリセットする処理を行う．次いで，ス
テップ３０５へ進む。Step 304; The microprogram 109
Performs processing to reset OI advance control. Next, the process advances to step 305.
ステップ３０５：マイクロプログラム１０９はＩＡＲ１
０３に、命令Ｂの次の命令Ｃのアドレスを設定する．次
いで、ステップ３０６へ進む。Step 305: Microprogram 109 is IAR1
Set the address of instruction C next to instruction B in 03. Next, the process advances to step 306.
ステップ３０６二マイクロプログラム１０９は、ＩＵＩ
ＯＩに対して命令処理の再開信号を送出する．
以降、該処理装置は命令列Ｘの実行を，命令Ｃより再開
する．
以上述べたようにして、本実施例によれば、命令アドレ
スコンベア機構で一致条件を検出した時、先行制御を無
効にし、その後ただちに命令列の実行を継続して再開す
ることができる。従って、先行制御が不測の状態になっ
た時、その状態をキャンセルし、再度正規の状態で命令
の実行を再開することかできるので、論理不良による誤
動作を回避することができる．
〔発明の効果〕
以上説明したように、本発明によれば、先行制御に関連
した不良に起因する誤動作を、効率良く回避することが
できる．より具体的には、（１）特定命令列でしか顕在
化しない様な、先行制御部の論理不良に起因する誤動作
を回避することができる．
（２）前記（１）に上げた効果を、大幅な性能低下を招
くことなく得ることができる．
（３）本発明の基本機構は従来より処理装置が具備して
いるアドレスコンベア機構とその多くを共有化できるの
で，ハードウェア資源の大幅な増大を招くことなく、前
記（１）， （２）に上げた効果を得ることができる．
しいては、ハードウェアコストの上昇を最低限におさえ
ることができる．Step 306 The second microprogram 109
Sends a command processing restart signal to OI. Thereafter, the processing device resumes execution of the instruction sequence X starting with the instruction C. As described above, according to this embodiment, when the instruction address conveyor mechanism detects a matching condition, it is possible to invalidate the advance control and immediately resume execution of the instruction sequence. Therefore, when advance control enters an unexpected state, it is possible to cancel that state and resume execution of instructions in a normal state, thereby avoiding malfunctions due to logic defects. [Effects of the Invention] As explained above, according to the present invention, malfunctions caused by defects related to advance control can be efficiently avoided. More specifically, (1) it is possible to avoid malfunctions caused by logic defects in the advance control unit that only become apparent in specific instruction sequences; (2) The effects listed in (1) above can be obtained without significant performance deterioration. (3) Since the basic mechanism of the present invention can share many of the address conveyor mechanisms conventionally provided in processing devices, the above (1) and (2) can be achieved without causing a significant increase in hardware resources. You can get the same effect as above.
As a result, increases in hardware costs can be kept to a minimum.
第１図は本発明の一実施例を示すブロック図、第２図は
命令列の一例を示す図，第３図は第ｌ図におけるマイク
ロプログラムの動作を示した処理フロー図である．
１０１・・・命令読出し制御装置、
１０２・・・命令実行制御装置、
１０３・・・命令アドレスレジスタ、
１０４・・・比較アドレスレジスタ、
１０５・・・比較器、 １０６・・・フラグ、１０７・
・・ＡＮＤ回路、 １０８・・・フラグ、１１０・・
・主記憶装置．
第１図
第２図FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing an example of an instruction sequence, and FIG. 3 is a processing flow diagram showing the operation of the microprogram in FIG. 101... Instruction read control device, 102... Instruction execution control device, 103... Instruction address register, 104... Comparison address register, 105... Comparator, 106... Flag, 107...
...AND circuit, 108...flag, 110...
・Main memory. Figure 1 Figure 2
Claims (1)
または複数の特定条件を設定する第１手段と、命令列実
行中に前記第１の手段で設定した特定の条件を検出する
第２の手段と、前記第２の手段により特定の条件を検出
した時に、先行制御を無効化した後、先行制御を初期化
し、命令列の実行を継続して再開する第３の手段を具備
したことを特徴とする情報処理装置。(1) In an information processing device adopting a proactive control method, a first means for setting one or more specific conditions, and a second means for detecting the specific conditions set by the first means during execution of an instruction sequence. and third means for initializing the preceding control after invalidating the preceding control when a specific condition is detected by the second means, and continuing and restarting execution of the instruction sequence. Characteristic information processing device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159583A JPH0325626A (en) | 1989-06-23 | 1989-06-23 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159583A JPH0325626A (en) | 1989-06-23 | 1989-06-23 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325626A true JPH0325626A (en) | 1991-02-04 |
Family
ID=15696885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159583A Pending JPH0325626A (en) | 1989-06-23 | 1989-06-23 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325626A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011128709A (en) * | 2009-12-15 | 2011-06-30 | Nec Corp | Information processor and method for processing processor |
-
1989
- 1989-06-23 JP JP1159583A patent/JPH0325626A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011128709A (en) * | 2009-12-15 | 2011-06-30 | Nec Corp | Information processor and method for processing processor |
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