JPH05233576A - Duplex system - Google Patents

Abstract

PURPOSE:To provide a duplex system of a simple constitution that requires separately no device to monitor the processing progress state of programs. CONSTITUTION:The CPU units 1a and 1b carry out the programs of the same contents independently of each other. The bus arbiters 13a and 13b sets the using right of an input/output bus IOB to one of both units 1a and 1b based on the combination state of trouble signals err1 and err2. Then the synchronizing instructions are described to the programs as necessary. The wait condition generating parts 128 and 12b interrupt the processings of the processors 10a and 10b until one of both units 1a and 1b executes the synchronizing instruction when one of both units 1a and 1b executes the instruction eariler then the other unit.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、同一内容のプログラム
を独立して実行するプロセッサをそれぞれ備えた２台の
ＣＰＵユニットにより資源を共有し、第１のプロセッサ
により処理を行うとともに第２のプロセッサを待機させ
ておき、各プロセッサにそれぞれ設けた故障検出部によ
り第１のプロセッサの故障が検出されると第２のプロセ
ッサが処理を引き継ぐようにした二重システムに関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention shares resources by two CPU units each having a processor that independently executes programs of the same content, and the first processor performs processing and the second processor performs processing. In a dual system in which the second processor takes over the processing when a failure of the first processor is detected by the failure detection unit provided in each processor.

【０００２】[0002]

【従来の技術】従来より、プラント制御等に用いられる
プログラマブルコントローラでは、システムの信頼性を
向上させるために、同一内容のプログラムを独立して実
行する２台のＣＰＵユニットを備えた二重システムが用
いられている。この二重システムでは、図５に示すよう
に、両ＣＰＵユニット１ａ，１ｂが調停ユニット（バス
アービタ）２を介してプロセッサバスＰＢ（システムバ
スおよび入出力バスを含む）に接続される。プロセッサ
バスＰＢには外部機器を接続するための入出力ユニット
３が接続される。ところで、調停ユニット２は、各ＣＰ
Ｕユニット１ａ，１ｂで故障が生じたときに出力される
故障信号err1,err2 を監視しており、故障信号err1,err
2 が発生していないときには、デフォルトとして設定さ
れているＣＰＵユニット１ａに対してプロセッサバスＰ
Ｂの使用権を与える。すなわち、ＣＰＵユニット１ａで
の演算結果により入出力ユニット３に対する出力を決定
するのである。また、入出力ユニット３からの入力デー
タは調停ユニット２を介して両ＣＰＵユニット１ａ，１
ｂに入力され、各ＣＰＵユニット１ａ，１ｂでそれぞれ
演算される。ここにおいて、ＣＰＵユニット１ｂは、入
力データに対する演算を行うがプロセッサバスＰＢの使
用権がないから、入出力ユニット３に対する実際の処理
は行わないのであって、その意味において待機状態にな
っている。2. Description of the Related Art Conventionally, in a programmable controller used for plant control or the like, in order to improve system reliability, a dual system having two CPU units that independently execute programs of the same content has been proposed. It is used. In this dual system, as shown in FIG. 5, both CPU units 1a and 1b are connected to a processor bus PB (including a system bus and an input / output bus) via an arbitration unit (bus arbiter) 2. An input / output unit 3 for connecting an external device is connected to the processor bus PB. By the way, the arbitration unit 2 is
The failure signals err1 and err2 output when a failure occurs in the U units 1a and 1b are monitored.
When 2 does not occur, the processor bus P is sent to the CPU unit 1a set as the default.
Grant the right to use B. That is, the output to the input / output unit 3 is determined by the calculation result in the CPU unit 1a. Further, the input data from the input / output unit 3 is transmitted via the arbitration unit 2 to both CPU units 1a, 1
It is input to b and is calculated by each CPU unit 1a, 1b. Here, the CPU unit 1b performs an operation on the input data but does not have the right to use the processor bus PB, and therefore does not actually perform the processing on the input / output unit 3, and is in a standby state in that sense.

【０００３】このように、故障信号err1,err2 が発生し
ていないときには、ＣＰＵユニット１ａが優先的に使用
されてＣＰＵユニット１ｂは待機状態になるのである
が、ＣＰＵユニット１ａから故障信号err1が発生する
と、調停ユニット２ではプロセッサバスＰＢの使用権を
ＣＰＵユニット１ｂに引き渡す。すなわち、ＣＰＵユニ
ット１ｂはＣＰＵユニット１ａの故障に備えて待機して
おり、ＣＰＵユニット１ａに故障が発生するとＣＰＵユ
ニット１ｂを用いるのである。要するにＣＰＵユニット
１ｂを予備として待機させておき、ＣＰＵユニット１ａ
に故障が発生すると切り換えて使用することにより、動
作の信頼性を高めているのである。As described above, when the failure signals err1 and err2 are not generated, the CPU unit 1a is preferentially used and the CPU unit 1b is in the standby state. However, the failure signal err1 is generated from the CPU unit 1a. Then, the arbitration unit 2 transfers the right to use the processor bus PB to the CPU unit 1b. That is, the CPU unit 1b stands by in preparation for a failure of the CPU unit 1a, and when a failure occurs in the CPU unit 1a, the CPU unit 1b is used. In short, the CPU unit 1b is made to stand by as a spare, and the CPU unit 1a
When a failure occurs in the device, the reliability of the operation is improved by switching and using it.

【０００４】[0004]

【発明が解決しようとする課題】ところで、上述した構
成では、両ＣＰＵユニット１ａ，１ｂが非同期的に独立
して動作しているものであるから、故障の発生によって
プロセッサバスＰＢの使用権がＣＰＵユニット１ａから
ＣＰＵユニット１ｂに引き渡されたときに、処理をプロ
グラムのどの位置から引き継げばよいのかを明確にする
ことが必要である。すなわち、調停ユニット２には、各
ＣＰＵユニット１ａ，１ｂによるプログラムの処理がど
こまで進行したかを監視するための構成が必要であっ
て、構成が複雑になるという問題がある。By the way, in the above-mentioned configuration, since both CPU units 1a and 1b are operated asynchronously and independently, the right to use the processor bus PB is granted to the CPU when the failure occurs. When handed over from the unit 1a to the CPU unit 1b, it is necessary to clarify from which position of the program the processing should be taken over. That is, the arbitration unit 2 needs a configuration for monitoring the progress of the processing of the program by the CPU units 1a and 1b, which causes a problem that the configuration becomes complicated.

【０００５】本発明は上記問題点の解決を目的とするも
のであり、プログラムの処理を同期的に進行させること
によって、プログラムの処理の進行状態を監視すること
なく演算を引き継がせることができるようにした比較的
簡単な構成の二重システムを提供しようとするものであ
る。An object of the present invention is to solve the above-mentioned problems, and by advancing the processing of the program synchronously, it is possible to take over the operation without monitoring the progress of the processing of the program. It is intended to provide a dual system having a relatively simple structure as described above.

【０００６】[0006]

【課題を解決するための手段】本発明では、上記目的を
達成するために、同一内容のプログラムを独立して実行
するプロセッサをそれぞれ備えた２台のＣＰＵユニット
により資源を共有し、第１のプロセッサにより処理を行
うとともに第２のプロセッサを待機させておき、各プロ
セッサにそれぞれ設けた故障検出部により第１のプロセ
ッサの故障が検出されると第２のプロセッサが処理を引
き継ぐようにした二重システムにおいて、各ＣＰＵユニ
ットは、互いの故障検出部より出力される故障信号の組
み合わせ状態に基づいて自他のＣＰＵユニットの一方に
のみ資源を利用させるように切り換えるバスアービタ
と、各ＣＰＵユニットのプロセッサがそれぞれ実行する
プログラムの要所に記述した同期命令をいずれか一方の
プロセッサが他方に先行して実行すると他方のプロセッ
サが同期命令を実行するまで上記一方のプロセッサを待
ち状態とする待ち状態発生部とを具備するのである。According to the present invention, in order to achieve the above object, resources are shared by two CPU units each provided with a processor for independently executing a program having the same content, and a first resource is provided. A dual process in which the processor performs processing and causes the second processor to wait, and when a failure detection unit provided in each processor detects a failure in the first processor, the second processor takes over the processing. In the system, each CPU unit has a bus arbiter that switches so that only one of the other CPU units uses the resource based on the combination state of the failure signals output from each other's failure detection unit and the processor of each CPU unit. The synchronization instructions described in the key points of the programs to be executed by each processor Is to and a wait state generator for a state waiting for one of the processors described above to the other processors by running on the line to execute a synchronization instruction.

【０００７】[0007]

【作用】上記構成によれば、互いのＣＰＵユニットから
出力される故障信号の組み合わせ状態に基づいて資源の
使用権を一方のＣＰＵユニットに設定するバスアービタ
を各ＣＰＵユニットに設けるとともに、プログラムの要
所に同期命令を記述しておき、この同期命令の実行タイ
ミングに基づいてＣＰＵユニットの相互間で次処理の実
行タイミングを同期させる待ち状態発生部をＣＰＵユニ
ットに設けているので、従来のように調停ユニットを用
いることなく両ＣＰＵユニットでの資源の使用権を調停
することができるのであり、しかも、同じプログラムに
記述した同期命令の実行タイミングに基づいて、先に同
期信号を実行したＣＰＵユニットが後から同期信号を実
行するＣＰＵユニットの処理を待つことによって同期を
取ることにより、プログラムの処理の全体の進行状態を
監視することなく簡単な構成で同期をとることができる
のである。According to the above configuration, each CPU unit is provided with a bus arbiter for setting the right of use of the resource to one CPU unit based on the combination state of the failure signals output from each CPU unit, and the key points of the program are provided. Since a synchronization instruction is described in the CPU unit, and the CPU unit is provided with a waiting state generation unit for synchronizing the execution timing of the next process between the CPU units based on the execution timing of the synchronization instruction, the arbitration as in the conventional case is performed. It is possible to arbitrate the right to use the resources in both CPU units without using the unit, and moreover, the CPU unit that first executed the synchronization signal is the second one based on the execution timing of the synchronization instruction described in the same program. By synchronizing by waiting for the processing of the CPU unit that executes the synchronization signal from It is possible to synchronize with a simple structure without monitoring overall progress of processing program.

【０００８】[0008]

【実施例】図１に示すように、各ＣＰＵユニット１ａ，
１ｂは、プロセッサ１０ａ，１０ｂの故障を検出する故
障検出部１１ａ，１１ｂと、両プロセッサ１０ａ，１０
ｂにおけるプログラムの処理を同期的に進行させるため
の待ち状態発生部１２ａ，１２ｂとを備える。各ＣＰＵ
ユニット１ａ，１ｂは、それぞれシステムバスＳＢａ，
ＳＢｂを介してデュアルポートメモリよりなるメモリ４
を共有し、また、入出力バスＩＯＢに対する使用権をバ
スアービタ１３ａ，１３ｂによって選択するように構成
されている。EXAMPLE As shown in FIG. 1, each CPU unit 1a,
1b is a failure detection unit 11a, 11b that detects a failure of the processor 10a, 10b, and both processors 10a, 10b.
The waiting state generating units 12a and 12b for synchronously advancing the processing of the program in FIG. Each CPU
The units 1a and 1b are connected to the system buses SBa and SBa, respectively.
Memory 4 consisting of dual port memory via SBb
Is shared, and the right to use the input / output bus IOB is selected by the bus arbiters 13a and 13b.

【０００９】故障検出部１１ａ，１１ｂは、たとえばウ
ォッチドッグタイマなどを用いて各プロセッサ１０ａ，
１０ｂの動作を監視するものであって、各プロセッサ１
０ａ１０ｂで暴走のような異常が発生すると、それぞれ
対応する故障検出部１１ａ，１１ｂから故障信号err1,e
rr2 が出力されるようになっている。故障信号err1,err
2 は対応するプロセッサ１０ａ，１０ｂに故障が発生し
たときにＬレベルになる。The failure detectors 11a and 11b use the watchdog timer or the like, for example, to identify the processors 10a and 11b.
10b for monitoring the operation of each processor 1
When an abnormality such as runaway occurs at 0a10b, the failure signals err1, e from the corresponding failure detection units 11a and 11b, respectively.
rr2 is output. Failure signal err1, err
2 becomes L level when a failure occurs in the corresponding processor 10a, 10b.

【００１０】各バスアービタ１３ａ，１３ｂは、電源の
両端間に抵抗Ｒａとともに接続されたスイッチＳＷａを
備え、抵抗ＲａとスイッチＳＷａとの接続点は、対応す
る故障検出部１１ａ，１１ｂの出力が一端に入力された
ＮＡＮＤ回路２１ａにレベルを反転して接続される。故
障検出部１１ａ，１１ｂの出力は、他方の故障検出部１
１ａ，１１ｂの出力を否定した信号とともにＮＡＮＤ回
路２２ａに入力され、両ＮＡＮＤ回路２１ａ，２２ａの
出力はＡＮＤ回路２３ａに入力される。ＡＮＤ回路２３
ａの出力は切換信号としてシステムバスＳＢａ，ＳＢｂ
と入出力バスＩＯＢとの間に接続された切換器２４ａを
制御する。切換器２４ａは、ＡＮＤ回路２３ａから出力
される切換信号がＬレベルであるときにシステムバスＳ
Ｂａ，ＳＢｂを入出力バスＩＯＢに接続する。ここに、
一方のＣＰＵユニット１ｂにおけるバスアービタ１３ｂ
は具体的構成を省略しているが、バスアービタ１３ａと
同じ構成である。Each bus arbiter 13a, 13b is provided with a switch SWa connected to both ends of a power source together with a resistor Ra, and at the connection point between the resistor Ra and the switch SWa, the outputs of the corresponding failure detection units 11a, 11b are at one end. The input NAND circuit 21a is connected with its level inverted. The outputs of the failure detection units 11a and 11b are the outputs of the other failure detection unit 1
The outputs of the NAND circuits 21a and 22a are input to the AND circuit 23a together with the signals that negate the outputs of 1a and 11b. AND circuit 23
The output of a is used as a switching signal for the system buses SBa and SBb.
And a switch 24a connected between the I / O bus and the input / output bus IOB. The switching device 24a is provided for the system bus S when the switching signal output from the AND circuit 23a is at L level.
Ba and SBb are connected to the input / output bus IOB. here,
Bus arbiter 13b in one CPU unit 1b
Although the specific configuration is omitted, it has the same configuration as the bus arbiter 13a.

【００１１】いま、バスアービタ１３ａにおけるスイッ
チＳＷａがオン、バスアービタ１３ｂにおけるスイッチ
（図示せず）がオフであって、故障検出部１１ａ，１１
ｂからともに故障信号err1,err2 が発生していなければ
（ともにＨレベルであれば）、ＮＡＮＤ回路２１ａの出
力がＬレベル、ＮＡＮＤ回路２２ａの出力がＨレベルに
なって、ＡＮＤ回路２３ａの出力である切換器２４ａの
制御信号がＬレベルになる。また、他方のバスアービタ
１３ｂではスイッチがオフであるから両ＮＡＮＤ回路の
出力がＨレベルであり、切換器（図示せず）の制御信号
がＨレベルになる。すなわち、プロセッサ１０ａのシス
テムバスＳＢａのみが入出力バスＩＯＢに接続されるこ
とになり、ＣＰＵユニット１ａが入出力バスＩＯＢの使
用権を得る。また、この状態においてＣＰＵユニット１
ｂから故障信号err2が発生しても（すなわち、故障信号
err2がＬレベルになった場合には）、両ＮＡＮＤ回路２
１ａ，２２ａの出力は変化しないから、ＣＰＵユニット
１ａが入出力バスＩＯＢの使用権を有した状態に保たれ
る。Now, the switch SWa in the bus arbiter 13a is on, the switch (not shown) in the bus arbiter 13b is off, and the failure detecting units 11a, 11 are shown.
If neither of the failure signals err1 and err2 is generated from b (if both are H level), the output of the NAND circuit 21a becomes L level, the output of the NAND circuit 22a becomes H level, and the output of the AND circuit 23a becomes The control signal of a certain switch 24a becomes L level. Further, since the switch is off in the other bus arbiter 13b, the outputs of both NAND circuits are at H level, and the control signal of the switch (not shown) becomes H level. That is, only the system bus SBa of the processor 10a is connected to the input / output bus IOB, and the CPU unit 1a obtains the right to use the input / output bus IOB. In this state, the CPU unit 1
Even if the fault signal err2 is generated from b (that is, the fault signal
If err2 goes to L level), both NAND circuits 2
Since the outputs of 1a and 22a do not change, the CPU unit 1a is kept in a state in which it has the right to use the input / output bus IOB.

【００１２】一方、ＣＰＵユニット１ａにおいて故障が
発生すると、故障検出部１ａからの故障信号err1がＬレ
ベルになるから、ＮＡＮＤ回路２１ａの出力はＬレベル
からＨレベルに立ち上がる。このとき、ＮＡＮＤ回路２
２ａの出力はＨレベルに保たれるから、切換器２４ａへ
の制御信号はＨレベルになってシステムバスＳＢａが入
出力バスＩＯＢから切り離される。また、ＣＰＵユニッ
ト１ｂにおいては、故障信号err1を受けてＮＡＮＤ回路
２２ａに相当するＮＡＮＤ回路の出力がＨレベルからＬ
レベルに立ち下がるから、ＡＮＤ回路の出力である切換
器への制御信号がＬレベルになって、システムバスＳＢ
ｂが入出力バスＩＯＢに接続されることになる。つま
り、入出力バスＩＯＢの使用権がプロセッサ１０ｂのＣ
ＰＵユニット１ｂに引き渡されるのである。On the other hand, when a failure occurs in the CPU unit 1a, the failure signal err1 from the failure detection unit 1a goes to L level, so that the output of the NAND circuit 21a rises from L level to H level. At this time, the NAND circuit 2
Since the output of 2a is maintained at H level, the control signal to the switch 24a becomes H level, and the system bus SBa is disconnected from the input / output bus IOB. Further, in the CPU unit 1b, when the failure signal err1 is received, the output of the NAND circuit corresponding to the NAND circuit 22a changes from H level to L level.
Since it falls to the level, the control signal to the switch, which is the output of the AND circuit, becomes the L level, and the system bus SB
b will be connected to the input / output bus IOB. That is, the right to use the input / output bus IOB is C of the processor 10b.
It is handed over to the PU unit 1b.

【００１３】要するに、両バスアービタ１３ａ，１３ｂ
のうちの一方のスイッチＳＷａをオン、他方をオフに設
定すれば、正常時には、オンであるスイッチＳＷａを有
するＣＰＵユニット１ａが入出力バスＩＯＢの使用権を
持ち、入出力バスＩＯＢの使用権を有するＣＰＵユニッ
ト１ａに故障が発生すると、入出力バスＩＯＢの使用権
はスイッチがオフである他方のＣＰＵユニット１ｂに引
き渡されるのである。プログラマブルコントローラとし
ての処理は、入出力バスＩＯＢの使用権を有するＣＰＵ
ユニット１ａが行ってメモリ４に入出力の情報を書き込
む。このとき、入出力バスＩＯＢの使用権を持たないＣ
ＰＵユニット１ｂもメモリ４に書き込まれた入出力の情
報を参照することができる。故障信号err1,err2 は、後
述する反転回路３８ａ，３８ｂを介して互いに他方のＣ
ＰＵユニット１ａ，１ｂのプロセッサ１０ａ，１０ｂの
割り込み端子に故障信号err1,err2 の反転値を割り込み
信号として入力するようになっており、この割り込みに
よって他方のプロセッサ１０ａ，１０ｂの処理を停止さ
せる。In short, both bus arbiters 13a and 13b
If one of the switches SWa is set to on and the other is set to off, the CPU unit 1a having the switch SWa that is on has the right to use the I / O bus IOB and the right to use the I / O bus IOB under normal conditions. When the CPU unit 1a included therein has a failure, the right to use the I / O bus IOB is transferred to the other CPU unit 1b whose switch is off. The processing as the programmable controller is performed by the CPU having the right to use the input / output bus IOB.
The unit 1a performs the writing of input / output information in the memory 4. At this time, C that does not have the right to use the I / O bus IOB
The PU unit 1b can also refer to the input / output information written in the memory 4. The failure signals err1 and err2 are output to the other Cs via inverting circuits 38a and 38b described later.
The inverted values of the failure signals err1 and err2 are input as interrupt signals to the interrupt terminals of the processors 10a and 10b of the PU units 1a and 1b, and the interrupts stop the processing of the other processors 10a and 10b.

【００１４】ここにおいて、各ＣＰＵユニット１ａ，１
ｂでは同じプログラムを各別に実行しているから、ＣＰ
Ｕユニット１ａからＣＰＵユニット１ｂに対して入出力
バスＩＯＢの使用権が引き渡されたときに、各プロセッ
サ１０ａ，１０ｂでの処理の進行状態にずれが生じる場
合が発生する。すなわち、各プロセッサ１０ａ，１０ｂ
が同時刻においてプログラムの異なる場所を実行中であ
ると、ＣＰＵユニット１ａ，１ｂの間で入出力バスＩＯ
Ｂの使用権の引渡しが行われたときに、処理の流れが整
合しなくなり、誤動作が生じることになる。Here, each CPU unit 1a, 1
In b, the same program is executed separately, so CP
When the right to use the input / output bus IOB is handed over from the U unit 1a to the CPU unit 1b, there may be a case where the progress of processing in each of the processors 10a and 10b is deviated. That is, each processor 10a, 10b
Is executing different locations of the program at the same time, the input / output bus IO between the CPU units 1a and 1b.
When the right to use B is handed over, the flow of processing becomes inconsistent, resulting in malfunction.

【００１５】本発明では、この点を解決するために、図
２に示すように、各ＣＰＵユニット１ａ，１ｂのプログ
ラムに適切な処理単位ごとにダミー出力命令〔ＯＵＴ〕
を同期命令として挿入し、ダミー出力命令〔ＯＵＴ〕を
実行すると、各プロセッサ１０ａ，１０ｂの処理の同期
をとるように制御する待ち状態発生部１２ａ，１２ｂを
設けている。ダミー出力命令〔ＯＵＴ〕は、制御出力と
しては機能しないが特定のアドレスに出力を発生する命
令である。待ち状態発生部１２ａ，１２ｂは、上記特定
アドレスをアクセスする書込み命令がプロセッサ１ａ，
１ｂから発生したときに出力がＬレベルになるデコーダ
３１ａ，３１ｂを備える。デコーダ３１ａ，３１ｂの出
力は、入力の立ち上がりでトリガされるフリップフロッ
プ３２ａ，３２ｂに入力されて出力をＬレベルにラッチ
する。In the present invention, in order to solve this point, as shown in FIG. 2, a dummy output instruction [OUT] is provided for each processing unit suitable for the program of each CPU unit 1a, 1b.
Is inserted as a synchronization instruction and the dummy output instruction [OUT] is executed, wait state generating units 12a and 12b are provided to control so as to synchronize the processing of the processors 10a and 10b. The dummy output command [OUT] is a command that does not function as a control output but generates an output at a specific address. The wait state generating units 12a and 12b send write instructions for accessing the specific address to the processor 1a,
1b includes decoders 31a and 31b whose output becomes L level when they are generated. The outputs of the decoders 31a and 31b are input to the flip-flops 32a and 32b which are triggered by the rising edge of the inputs and latch the outputs at the L level.

【００１６】フリップフロップ３２ａ，３２ｂの出力
は、そのＣＰＵユニット１ａ，１ｂ内では反転してＮＡ
ＮＤ回路３３ａ，３３ｂに入力されるとともに、非反転
でＯＲ回路３４ａ，３４ｂに入力される。また、他方の
ＣＰＵユニット１ａ，１ｂに対しては、非反転でＮＡＮ
Ｄ回路３３ａ，３３ｂおよびＯＲ回路３４ａ，３４ｂに
入力される。すなわち、ＮＡＮＤ回路３３ａ，３３ｂ
は、同じＣＰＵユニット１ａ，１ｂ内のフリップフロッ
プ３２ａ，３２ｂの出力の反転値と、他のＣＰＵユニッ
ト１ａ，１ｂのフリップフロップ３２ａ，３２ｂの出力
値との論理積の否定を出力する。また、ＯＲ回路３４
ａ，３４ｂは、互いに他のＣＰＵユニット１ａ，１ｂ内
のフリップフロップ３２ａ，３２ｂの出力同士の論理和
を出力する。ＯＲ回路３４ａ，３４ｂの出力は、電源投
入時に一時的にＬレベルになるリセット信号rst ととも
にＡＮＤ回路３５ａ，３５ｂに入力される。ＮＡＮＤ回
路３３ａ，３３ｂおよびＡＮＤ回路３５ａ，３５ｂの出
力は、それぞれＲＳフリップフロップ３６ａ，３６ｂの
セット端子およびリセット端子に入力される。したがっ
て、ＲＳフリップフロップ３６ａ，３６ｂの出力は、Ｎ
ＡＮＤ回路３３ａ，３３ｂの出力がＬレベルに立ち下が
るとるとＬレベルになり、ＡＮＤ回路３５ａ，３５ｂの
出力がＬレベルに立ち下がるとＨレベルになる。また、
ＡＮＤ回路３５ａ，３５ｂの出力はフリップフロップ３
２ａ，３２ｂのリセット端子にも入力され、ＡＮＤ回路
３５ａ，３５ｂの出力がＬレベルに立ち下がると、フリ
ップフロップ３２ａ，３２ｂの出力はＨレベルになる。The outputs of the flip-flops 32a and 32b are inverted in the CPU units 1a and 1b, and NA is inverted.
It is input to the ND circuits 33a and 33b, and is also non-inverted to the OR circuits 34a and 34b. In addition, the other CPU unit 1a, 1b is not inverted and NAN
It is input to the D circuits 33a and 33b and the OR circuits 34a and 34b. That is, the NAND circuits 33a and 33b
Outputs the NOT of the logical product of the inverted values of the outputs of the flip-flops 32a, 32b in the same CPU unit 1a, 1b and the output values of the flip-flops 32a, 32b of the other CPU units 1a, 1b. Further, the OR circuit 34
a and 34b output the logical sum of outputs of the flip-flops 32a and 32b in the other CPU units 1a and 1b. The outputs of the OR circuits 34a and 34b are input to the AND circuits 35a and 35b together with the reset signal rst which temporarily becomes L level when the power is turned on. The outputs of the NAND circuits 33a and 33b and the AND circuits 35a and 35b are input to the set terminals and the reset terminals of the RS flip-flops 36a and 36b, respectively. Therefore, the outputs of the RS flip-flops 36a and 36b are N
When the outputs of the AND circuits 33a and 33b fall to the L level, they become the L level, and when the outputs of the AND circuits 35a and 35b fall to the L level, they become the H level. Also,
The outputs of the AND circuits 35a and 35b are the flip-flops 3
When the outputs of the AND circuits 35a and 35b fall to the L level, the outputs of the flip-flops 32a and 32b also go to the H level.

【００１７】ＲＳフリップフロップ３６ａ，３６ｂの出
力はＯＲ回路３７ａ，３７ｂを通して待ち信号wait1,wa
it2 としてプロセッサ１０ａ，１０ｂに入力される。Ｏ
Ｒ回路３７ａ，３７ｂには、故障信号err1,err2 を反転
回路３８ａ，３８ｂによって反転した信号と、ＣＰＵユ
ニット１ａ，１ｂを二重システムとして用いるときにＬ
レベルに設定されるデュアル信号dualとが、同時に入力
される。The outputs of the RS flip-flops 36a and 36b are wait signals wait1 and wa through OR circuits 37a and 37b.
It2 is input to the processors 10a and 10b. O
In the R circuits 37a and 37b, the failure signals err1 and err2 are inverted by the inversion circuits 38a and 38b, and when the CPU units 1a and 1b are used as a dual system,
The dual signal dual set to the level is input at the same time.

【００１８】上記構成によれば、電源投入後にリセット
信号rst が立ち下がるとＲＳフリップフロップ３６ａ，
３６ｂの出力がＨレベルになり、その後、リセット信号
rstが立ち上がるとＡＮＤ回路３５ａ，３５ｂの出力が
Ｈレベルになる。したがって、ＮＡＮＤ回路３３ａ，３
３ｂおよびＯＲ回路３４ａ，３４ｂの出力（リセット信
号rst がＨレベルであるから、ＡＮＤ回路３５ａ，３５
ｂの出力と同じ）は、ともにＨレベルになる。この状態
において、ＣＰＵユニット１ａがＣＰＵユニット１ｂに
先行してダミー出力命令〔ＯＵＴ〕を実行したとする
と、デコーダ３１ａの出力の立ち上がりによってフリッ
プフロップ３２ａがトリガされ、図３（ａ）のように、
フリップフロップ３２ａの出力はＬレベルになる。した
がって、ＮＡＮＤ回路３３ａの出力はＬレベルになり、
ＯＲ回路３４ａの出力はＨレベルに保たれる。また、Ｎ
ＡＮＤ回路３３ｂおよびＯＲ回路３４ｂの出力はＨレベ
ルに保たれる。その結果、ＲＳフリップフロップ３２ａ
の出力がＬレベルになり、図３（ｃ）のように、ＯＲ回
路３７ａの出力がＬレベルになって待ち信号wait1 が発
生する。プロセッサ１０ａは、待ち信号wait1 がＬレベ
ルである期間には処理を停止する。その後、ＣＰＵユニ
ット１ｂにおいてダミー出力命令〔ＯＵＴ〕が実行され
ると、図３（ｂ）のようにフリップフロップ３２ｂの出
力がＬレベルになり、ＮＡＮＤ回路３３ａの出力がＨレ
ベルになるとともに、ＯＲ回路３４ａの両入力がＬレベ
ルになってＲＳフリップフロップ３６ａの出力がＨレベ
ルに戻る。すなわち、図３（ｃ）のようにＯＲ回路３７
ａの出力はＨレベルに戻り、プロセッサ１０ａでの処理
が再開される。一方、ＲＳフリップフロップ３２ｂの出
力がＬレベルになっても、ＮＡＮＤ回路３３ｂは出力が
Ｈレベルに保たれ、ＯＲ回路３４ｂの出力はＬレベルに
立ち下がるが、ＲＳフリップフロップ３６ｂの出力はＨ
レベルに保たれるから、ＣＰＵユニット１ｂでは、図３
（ｄ）のように待ち信号wait2 はＬレベルにならず、プ
ロセッサ１０ｂの処理は継続されることになる。ここ
で、ＯＲ回路３４ａ，３４ｂの出力の立ち下がりによっ
てフリップフロップ３２ａ，３２ｂはリセットされ、次
のダミー出力命令〔ＯＵＴ〕に備える。ＣＰＵユニット
１ｂがＣＰＵユニット１ａに先行してダミー出力命令
〔ＯＵＴ〕を実行したときも、図４に示すように、同様
の動作を行う。すなわち、図４（ｂ）のようにフリップ
フロップ３２ｂの出力が立ち下がると、図４（ｄ）のよ
うに待ち信号wait2 がＬレベルになり、その後、図４
（ａ）のようにフリップフロップ３２ａの出力が立ち下
がると、待ち信号wait2 がＨレベルに戻るのである。ま
た、待ち信号wait1 は変化しない。According to the above configuration, when the reset signal rst falls after the power is turned on, the RS flip-flop 36a,
36b output goes to H level, then reset signal
When rst rises, the outputs of the AND circuits 35a and 35b become H level. Therefore, the NAND circuits 33a and 3a
3b and the outputs of the OR circuits 34a, 34b (since the reset signal rst is at the H level, the AND circuits 35a, 35
The same as the output of b) becomes H level. In this state, if the CPU unit 1a executes the dummy output instruction [OUT] prior to the CPU unit 1b, the rising edge of the output of the decoder 31a triggers the flip-flop 32a, and as shown in FIG.
The output of the flip-flop 32a becomes L level. Therefore, the output of the NAND circuit 33a becomes L level,
The output of the OR circuit 34a is kept at H level. Also, N
The outputs of the AND circuit 33b and the OR circuit 34b are maintained at the H level. As a result, the RS flip-flop 32a
3 becomes L level, the output of the OR circuit 37a becomes L level, and the wait signal wait1 is generated as shown in FIG. 3 (c). The processor 10a stops the processing while the wait signal wait1 is at the L level. After that, when the dummy output instruction [OUT] is executed in the CPU unit 1b, the output of the flip-flop 32b becomes L level, the output of the NAND circuit 33a becomes H level, and the OR signal is obtained as shown in FIG. 3B. Both inputs of the circuit 34a become L level, and the output of the RS flip-flop 36a returns to H level. That is, as shown in FIG. 3C, the OR circuit 37
The output of a returns to H level, and the processing in the processor 10a is restarted. On the other hand, even if the output of the RS flip-flop 32b becomes L level, the output of the NAND circuit 33b is kept at H level and the output of the OR circuit 34b falls to L level, but the output of the RS flip-flop 36b becomes H level.
Since the CPU unit 1b is maintained at the level shown in FIG.
As in (d), the wait signal wait2 does not become L level, and the processing of the processor 10b is continued. Here, the flip-flops 32a and 32b are reset by the fall of the outputs of the OR circuits 34a and 34b, and prepare for the next dummy output instruction [OUT]. When the CPU unit 1b precedes the CPU unit 1a and executes the dummy output instruction [OUT], the same operation is performed as shown in FIG. That is, when the output of the flip-flop 32b falls as shown in FIG. 4B, the wait signal wait2 becomes L level as shown in FIG.
When the output of the flip-flop 32a falls as shown in (a), the wait signal wait2 returns to H level. The wait signal wait1 does not change.

【００１９】以上のような動作によって、ダミー出力命
令〔ＯＵＴ〕の処理後には、両ＣＰＵユニット１ａ，１
ｂはプログラムの同じ箇所を処理することになるのであ
って、ダミー出力命令〔ＯＵＴ〕を適切な箇所に挿入し
ておくことによって、両ＣＰＵユニット１ａ，１ｂの処
理の同期をとることが可能になるのである。ここに、両
ＣＰＵユニット１ａ，１ｂは、処理速度に大きな差がな
いという条件が必要であるが、このような条件は現実的
なものである。By the above operation, after the processing of the dummy output instruction [OUT], both CPU units 1a, 1
Since b processes the same part of the program, it is possible to synchronize the processes of both CPU units 1a and 1b by inserting the dummy output instruction [OUT] in an appropriate part. It will be. Here, the two CPU units 1a and 1b need to have a condition that there is no great difference in processing speed, but such a condition is realistic.

【００２０】以上説明したように、ＣＰＵユニット１
ａ，１ｂはダミー出力命令〔ＯＵＴ〕を介して互いに同
期をとりながら処理を進行させるのであって、プログラ
ムの進行状態を別途の装置で監視することなく処理を引
き継がせることが可能になるのである。すなわち、本発
明の構成によれば、ＣＰＵユニット１ａ，１ｂの中にプ
ロセッサバスの使用権を選択するためのバスアービタ１
３ａ，１３ｂを設け、かつ、両ＣＰＵユニット１ａ，１
ｂでの処理をダミー出力命令〔ＯＵＴ〕を介して同期さ
せることができるから、外部に別途の調停ユニットを設
ける必要がなく、二重システムを構築する際のユニット
数の削減につながるのである。As described above, the CPU unit 1
Since a and 1b proceed with the processing in synchronization with each other via the dummy output instruction [OUT], the processing can be taken over without observing the progress status of the program by a separate device. .. That is, according to the configuration of the present invention, the bus arbiter 1 for selecting the right to use the processor bus among the CPU units 1a and 1b.
3a, 13b are provided, and both CPU units 1a, 1
Since the processing in b can be synchronized via the dummy output instruction [OUT], it is not necessary to provide a separate arbitration unit outside, which leads to a reduction in the number of units when constructing the dual system.

【００２１】[0021]

【発明の効果】本発明は上述のように、互いのＣＰＵユ
ニットから出力される故障信号の組み合わせ状態に基づ
いて資源の使用権を一方のＣＰＵユニットに設定するバ
スアービタを各ＣＰＵユニットに設けるとともに、プロ
グラムの要所に同期命令を記述しておき、この同期命令
の実行タイミングに基づいてＣＰＵユニットの相互間で
次処理の実行タイミングを同期させる待ち状態発生部を
ＣＰＵユニットに設けているので、従来のように調停ユ
ニットを用いることなく両ＣＰＵユニットでの資源の使
用権を調停することができるという利点がある。しか
も、同じプログラムに記述した同期命令の実行タイミン
グに基づいて、先に同期信号を実行したＣＰＵユニット
が後から同期信号を実行するＣＰＵユニットの処理を待
つことによって同期を取るようにしていることにより、
プログラムの処理の全体の進行状態を監視することなく
簡単な構成で同期をとることができるという効果を奏す
るのである。さらに、調停ユニットを用いずに、ＣＰＵ
ユニット同士を相互に接続するだけで、二重システムを
構築できるから、システム構成が簡単になるという利点
もある。According to the present invention, as described above, each CPU unit is provided with a bus arbiter for setting the right to use the resource to one CPU unit based on the combination state of the failure signals output from each CPU unit. Conventionally, a synchronization instruction is described at a key point of a program, and the CPU unit is provided with a waiting state generation unit for synchronizing the execution timing of the next process between the CPU units based on the execution timing of the synchronization instruction. As described above, there is an advantage that it is possible to arbitrate the right to use the resource in both CPU units without using the arbitration unit. Moreover, based on the execution timing of the synchronization instruction described in the same program, the CPU unit that first executes the synchronization signal waits for the processing of the CPU unit that later executes the synchronization signal to achieve synchronization. ,
The effect is that synchronization can be achieved with a simple configuration without observing the overall progress of the program processing. Furthermore, without using the arbitration unit, the CPU
There is also an advantage that the system configuration becomes simple because a dual system can be constructed simply by connecting the units to each other.

【図面の簡単な説明】[Brief description of drawings]

【図１】実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment.

【図２】実施例におけるプログラムの例を示す図であ
る。FIG. 2 is a diagram showing an example of a program in the embodiment.

【図３】実施例の動作説明図である。FIG. 3 is an operation explanatory diagram of the embodiment.

【図４】実施例の動作説明図である。FIG. 4 is an operation explanatory diagram of the embodiment.

【図５】従来例を示す構成図である。FIG. 5 is a configuration diagram showing a conventional example.

【符号の説明】[Explanation of symbols]

１ａ ＣＰＵユニット １ｂ ＣＰＵユニット ４ メモリ １０ａ プロセッサ １０ｂ プロセッサ １１ａ 故障検出部 １１ｂ 故障検出部 １２ａ 待ち状態発生部 １２ｂ 待ち状態発生部 １３ａ バスアービタ １３ａ バスアービタ 1a CPU unit 1b CPU unit 4 Memory 10a Processor 10b Processor 11a Failure detection unit 11b Failure detection unit 12a Wait state generation unit 12b Wait state generation unit 13a Bus arbiter 13a Bus arbiter

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 同一内容のプログラムを独立して実行す
るプロセッサをそれぞれ備えた２台のＣＰＵユニットに
より資源を共有し、第１のプロセッサにより処理を行う
とともに第２のプロセッサを待機させておき、各プロセ
ッサにそれぞれ設けた故障検出部により第１のプロセッ
サの故障が検出されると第２のプロセッサが処理を引き
継ぐようにした二重システムにおいて、各ＣＰＵユニッ
トは、互いの故障検出部より出力される故障信号の組み
合わせ状態に基づいて自他のＣＰＵユニットの一方にの
み資源を利用させるように切り換えるバスアービタと、
各ＣＰＵユニットのプロセッサがそれぞれ実行するプロ
グラムの要所に記述した同期命令をいずれか一方のプロ
セッサが他方に先行して実行すると他方のプロセッサが
同期命令を実行するまで上記一方のプロセッサを待ち状
態とする待ち状態発生部とを具備することを特徴とする
二重システム。1. A resource is shared by two CPU units each having a processor that independently executes programs of the same content, processing is performed by the first processor, and the second processor is made to wait. In a dual system in which a failure detection unit provided in each processor detects a failure in the first processor, the second processor takes over the processing, and the CPU units output the mutual failure detection units. A bus arbiter that switches so that only one of the CPU unit and the other CPU unit uses the resource based on the combination state of the failure signals.
When one of the processors executes the synchronization instruction described in the key point of the program executed by the processor of each CPU unit in advance of the other, the one processor is placed in a waiting state until the other processor executes the synchronization instruction. And a waiting state generating section.