JPH0421131A - Information processor - Google Patents

Abstract

PURPOSE:To efficiently prevent the generation of malfunction by temporarily interrupting the execution of an instruction string at the time of detecting a specific condition during the execution of an instruction, invalidating the contents of a buffer storage and then continuously restarting the execution of the instruction string. CONSTITUTION:A microprogram 110 reads out the value of an FF 109, stops if the read value is '0', or executes processing for resetting the preceding control of an instruction reading control unit (IU) 101 when the read value is '1'. Then, the program 110 outputs a buffer storage purge request to the IU 101, which invalidates the contents of the buffer storage 103. Then, the program 110 sets up the address of an instruction C next to an instruction B into an instruction address register (IAR) 104. Then, the program 110 sends an instruction processing restart signal to the IU 101 and then restarts the execution of an instruction string X by the instruction C. Since correct data are reread to execute an instruction, the generation of malfunction due to defective logic can be prevented.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、先行制御方式を採用し、バッファ記憶を有す
る情報処理装置に係り、特に先行制御部又はバッファ記
憶部の論理不良による誤動作を回避するのに好適な情報
処理装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an information processing device that adopts a advance control method and has buffer storage, and in particular, avoids malfunctions due to logic defects in the advance control section or the buffer storage section. The present invention relates to an information processing device suitable for processing.

［従来の技術］ 近年の情報処理装置は、要求される処理性能を満足する
ため、増々高度で複雑な先行制御方式を採用し、それに
伴い、バッファ記憶の制御方式もより複雑になってきて
いる。[Prior Art] In order to satisfy the required processing performance, recent information processing devices have adopted increasingly sophisticated and complex advance control methods, and as a result, buffer storage control methods have also become more complex. .

また、それを具現化するにあたっての実装技術も超高密
度化し、使用する論理素子もより大規模なＬＳＩへと展
開してきている。In addition, the packaging technology used to realize this has become extremely dense, and the logic elements used have also been developed into larger-scale LSIs.

かかる状況の中で、論理不良への対処が難しくなってき
た。何故ならば、はぼ全ての論理回路はＬＳＩで組まれ
ているため、論理不良を直すということは、すなわちＬ
ＳＩを作り直すことになり、これにはかなりの日数を必
要とする。あるいはまた、超高密度実装化により、非常
に小さい部分のみ部品交換することは不可能になってき
ている。Under such circumstances, it has become difficult to deal with logic defects. This is because almost all logic circuits are built with LSI, so fixing logic defects means
The SI will have to be recreated, which will take a considerable number of days. Alternatively, due to ultra-high density packaging, it has become impossible to replace only very small parts.

したがって、不良が判明したからといってたちどころに
直せる訳ではなく、一定期間は不良が顕在化したまま放
置せざるを得ないのが実情である。Therefore, even if a defect is discovered, it cannot be fixed immediately; the reality is that the defect has no choice but to remain visible for a certain period of time.

なお、先行制御方式の情報処理装置において、先行制御
部の誤動作を回避する一手法は、例えば特開昭５５−３
０７３３号公報に記載されている。Note that one method for avoiding malfunctions of the advance control section in advance control type information processing devices is disclosed in, for example, Japanese Patent Laid-Open No. 55-3.
It is described in Publication No. 0733.

［発明が解決しようとする課題］ 言うまでもなく、先行制御方式及びバッファ記憶（キャ
ッシュメモリ）は最近の情報処理装置においては高速化
のための常套手段であり、それらの機能を具現化する部
分は、−台の情報処理装置の論理回路のかなりの部分を
占めている。それだけに、先行制御部及びバッファ記憶
の動作試験は一般に８荷前に充分に実施されており、こ
れらの機能部位に関連する論理不良が出荷後顕在化する
のは、極めて特異なケースと言える。[Problems to be Solved by the Invention] Needless to say, advance control methods and buffer storage (cache memory) are common means for increasing speed in recent information processing devices, and the parts that embody these functions are: - occupies a considerable portion of the logic circuits of information processing devices. For this reason, operational tests of the advance control unit and buffer storage are generally fully performed before shipment, and it is an extremely unique case that a logic defect related to these functional parts becomes apparent after shipment.

この様な、いわゆる特異なケースというのは、以下に挙
げるような条件が複雑に重なり合った場合である。Such a so-called unique case is a case where the following conditions are complicatedly overlapped.

（１）命令列 （２）命令を読み呂す動作とそのタイミング（３）命令
実行に伴なう主記憶参照動作とそのタイミング （４）キャッシュと主記憶との間でのデータ転送とその
タイミング （５）命令アドレス （６）命令実行に伴なう被参照主記憶アドレスしたがっ
て、最近の情報処理装置の運用形態の如く、非常に多く
の種類のプログラムが同時に実行されているような場合
であっても、誤動作をおこすのは特定プログラムの特定
命令列のみである場合がほとんどである。(1) Instruction sequence (2) Instruction reading operation and its timing (3) Main memory reference operation associated with instruction execution and its timing (4) Data transfer between cache and main memory and its timing (5) Instruction address (6) Referenced main memory address associated with instruction execution Therefore, in cases where a large number of types of programs are being executed at the same time, such as in the operation mode of recent information processing devices. However, in most cases, it is only a specific sequence of instructions in a specific program that causes a malfunction.

そして、その場合上記した条件のうちどれか一つでも変
えることができるならば、誤動作はしないと考えられる
。具体的には、先行制御を一旦無効化した後に初期化し
、命令読出しから再開するだけで誤動作は回避できると
考えられる。In that case, if any one of the above conditions can be changed, it is considered that malfunction will not occur. Specifically, it is thought that malfunctions can be avoided by simply disabling the advance control, initializing it, and restarting from instruction reading.

あるいはまた、先行制御やバッファ記憶の誤動作が、実
際プログラムの実行結果に不当結果をもたらすのは、そ
れら部位の誤動作により誤まってバッファ記憶にとり込
まれたデータが、あたかも正当なデータとして使われて
しまう場合である事も多い。この場合、誤まってバッフ
ァ記憶にとり込まれた不当なデータを、それが使われる
前に無効化してしまえば、実際プログラムの実行結果は
保証されると考えられる。Alternatively, malfunctions in advance control or buffer storage can cause incorrect results in the execution of the actual program because the data that was mistakenly loaded into buffer storage due to malfunctions in these parts is used as if it were legitimate data. It is often the case that it is stored away. In this case, if the invalid data that was erroneously stored in the buffer memory is invalidated before it is used, the actual execution result of the program can be guaranteed.

しかし、従来技術によってはこれらを効率良く行うこと
は困難であった。However, it has been difficult to perform these operations efficiently depending on the conventional technology.

例えば、前掲の特開昭５５−３０７３３号公報には、先
行制御部を一度初期化してやることにより誤動作を回避
することが開示されているが、これの有効性は、先行制
御部の障害を検出できた場合に限られている。論理不良
により予期せぬ状態に陥った時、障害として検出しうる
場合もあるが、多くの場合は障害として検出することは
困難であり、データ誤まり等の結果を招くものである。For example, the above-mentioned Japanese Patent Application Laid-Open No. 55-30733 discloses that malfunctions can be avoided by once initializing the advance control section, but the effectiveness of this method is limited by detecting failures in the advance control section. Limited to cases where it is possible. When an unexpected state occurs due to a logic defect, it may be possible to detect it as a failure, but in many cases it is difficult to detect it as a failure, leading to data errors and other results.

したがって、前記公開公報に示された技術では、本発明
が解決せんとする論理不良による誤動作に対しては有効
ではない。Therefore, the technique disclosed in the above-mentioned publication is not effective against malfunctions caused by logic defects, which the present invention aims to solve.

あるいはまた、従来より一般に行われている手法として
、先行制御部の機能やバッファ記憶の機能を縮退するこ
とも考えられている。この手法は、論理不良による誤動
作を回避する上で確かに有効ではあるが、その性能に与
える影響は著しく、大幅な性能低下をもたらすので、実
用的に欠けるものとなる。Alternatively, as a conventionally commonly used method, it has been considered to degenerate the function of the advance control unit and the function of buffer storage. Although this method is certainly effective in avoiding malfunctions due to logic defects, its effect on performance is significant and results in a significant performance drop, making it impractical.

本発明の目的とするところは、従来技術による限り回避
することが困難であった論理不足による誤動作を回避す
るところにある。とりわけ本発明においては、先行制御
方式を採用する情報処理装置において、先行制御部の論
理不良に起因する誤動作を回避するところにある。An object of the present invention is to avoid malfunctions due to lack of logic, which have been difficult to avoid using conventional techniques. In particular, the present invention aims to avoid malfunctions caused by logic failures in the advance control section in an information processing apparatus that employs the advance control method.

［１１！題を解決するための手段］ 上記目的を達成するために、本発明による情報処理装置
は先行制御方式を採用しバッファ記憶を有する情報処理
装置において、一つまたは複数の特定条件を設定する第
１の手段と、命令列実行中に前記第１の手段で設定した
特定の条件を検出する第２の手段と、前記第２の手段に
より特定の条件を検出した時に、前記命令列の実行を一
次中断してバッファ記憶の内容を無効化した後、前記命
令列の実行を継続して再開する第３の手段とを具備した
ことを特徴とするものである。[11! Means for Solving the Problem] In order to achieve the above object, an information processing apparatus according to the present invention adopts a proactive control method and has a buffer memory, and a first method for setting one or more specific conditions. means for detecting a specific condition set by the first means during execution of the instruction sequence; The present invention is characterized by comprising a third means for continuing and resuming execution of the instruction sequence after suspending and invalidating the contents of the buffer storage.

この情報処理装置において、好ましくは、フラグを設定
する第４の手段を設け、該フラグが設定されているとき
のみ前記第３の手段によるバッファ記憶の内容の無効化
以後の処理を能動化するようにする。In this information processing device, preferably, a fourth means for setting a flag is provided, and processing after invalidation of the contents of the buffer storage by the third means is activated only when the flag is set. Make it.

［作用］ 前記第１の手段により、誤動作する命令列中の特定命令
アドレスを比較アドレスとして設定する。[Operation] The first means sets a specific instruction address in the malfunctioning instruction sequence as a comparison address.

第２の手段により、該特定命令が実行されて命令アドレ
ス−教条外が検出されると、第３の手段により、命令列
の実行が中断される。次いで、第３の手段により、バッ
ファ記憶の内容が無効化され、然る後に命令列の実行が
継続して再開される。When the second means executes the specific instruction and detects that the instruction address is outside the dogma, the third means interrupts the execution of the instruction sequence. The third means then invalidates the contents of the buffer storage, after which execution of the instruction sequence continues and resumes.

第４の手段によりフラグが設定されている場合にのみ、
第３の手段によるバッファ記憶の内容の無効化を行う。Only if the flag is set by the fourth means,
The contents of the buffer storage are invalidated by the third means.

以上一連の処理により１本来プログラムにより参照され
たかもしれないバッファ記憶内の不当データが未然に無
効化されるので、誤動作を回避できる。また、バッファ
記憶は一度内容が無効化されるだけであり、バッファ記
憶そのものの機能を縮退するわけではないので、性能低
下は無視できる。Through the series of processes described above, invalid data in the buffer storage that may have been referenced by the original program is invalidated beforehand, so that malfunctions can be avoided. In addition, since the contents of the buffer storage are only invalidated once and the function of the buffer storage itself is not degraded, the performance degradation can be ignored.

さらに、上記した一連の手段と処理は、従来より具備し
ているアドレスコンベア機能をほとんど共用できるため
、大幅なハードウェア資源の増大無く実現することがで
きる。よって、ハードウェアコストの上昇もわずかにお
さえることができる。Furthermore, the series of means and processes described above can be implemented without a significant increase in hardware resources, since most of the conventional address conveyor functions can be shared. Therefore, the increase in hardware cost can also be suppressed to a small extent.

［実施例］ 以下、本発明の一実施例を図面を用いて説明する。[Example] An embodiment of the present invention will be described below with reference to the drawings.

第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.

命令読出し制御装置（以下、ＩＵと略す）１０１は、命
令アドレスレジスタ（以下、ＩＡＲと略す）１０４が保
持する命令アドレスに従って主記憶装置（以下、ＭＳと
略す）１１１から命令を読出し、この命令を解読し、命
令実行制御装Ｗ（以下。An instruction read control unit (hereinafter abbreviated as IU) 101 reads an instruction from a main memory device (hereinafter abbreviated as MS) 111 according to the instruction address held in an instruction address register (hereinafter abbreviated as IAR) 104, and executes the instruction. The instruction execution control unit W (hereinafter referred to as deciphering)

ＥＵと略す）１０２へその命令の実行制御を受渡す先行
制御部である。This is a precedent control unit that transfers execution control of the instruction to the EU (abbreviated as EU) 102.

バッファ記憶１０３は、ＭＳｌｌｌから読み出されたデ
ータを可能な限り保持することにより、見かけ上、ＭＳ
ｌｌｌ７り１らＩＵｌｏｌへ（７）データ転送を高速に
行うためのバッファ記憶であり、ＩＵＩＯＩにより制御
されている。The buffer memory 103 retains as much data read from the MSll as possible, so that it appears that the MS
(7) Buffer storage for high-speed data transfer from Ill7ri1 to IUlol, and is controlled by IUIOI.

命令実行制御装置（ＥＵ）１０２は、ＩＵｌｏｌより引
き継いだ命令実行制御情報に従い、命令を実行する演算
実行部である。このＥｕ２Ｏ３はマイクロプログラム１
１０により制御される。マイクロプログラム１１０は、
また、他の機能部位をも制御する。The instruction execution control unit (EU) 102 is an arithmetic execution unit that executes instructions according to instruction execution control information inherited from IUlol. This Eu2O3 is microprogram 1
10. The microprogram 110 is
It also controls other functional parts.

比較アドレスレジスタ（以下、ＣＡＲと略す）１０５は
、ＩＡＲ１０４内のアドレスと比較すべき比較アドレス
を保持するレジスタで、その値は信号線１５２を介して
比較器（以下、ＣＭＰと略す）１０６に入力される。A comparison address register (hereinafter abbreviated as CAR) 105 is a register that holds a comparison address to be compared with an address in the IAR 104, and its value is input to a comparator (hereinafter abbreviated as CMP) 106 via a signal line 152. be done.

比較器（ＣＭＰ）１０６は、信号線１５２を介してＣＡ
Ｒ１０５から送出されてくる値と、信号線１５１を介し
てＩＡＲ１０４から送出されてくる値とを比較し、その
比較結果を信号線１５３及び信号線１５４へ出力するも
のである。このＣＭＰ１０６は、比較の結果、一致した
ときはｔｔ　１　ｎを、そうでないならｉｔ　ＯＩＩを
出力する。A comparator (CMP) 106 connects CA via a signal line 152.
The value sent from R105 is compared with the value sent from IAR 104 via signal line 151, and the comparison result is output to signal line 153 and signal line 154. As a result of the comparison, the CMP 106 outputs tt 1 n if they match, and otherwise outputs it OII.

フリップフロップ（以下、ＦＦと略す）１０７は、（ｌ
　Ｏ″′または１″′の値を保持するフラグで、その値
は信号線１５５を介してＡＮＤ回路１０８へ送出される
。The flip-flop (hereinafter abbreviated as FF) 107 is (l
This flag holds a value of O'' or 1'', and the value is sent to the AND circuit 108 via the signal line 155.

ＡＮＤ回路１０８は、信号線１５５を介してＦＦ１０７
から送出されてくる値と、信号線１５４を介してＣＭＰ
　１０６から送出されてくる値との論理積をとり、結果
を信号線１５６へ出力するものである。このＡＮＤ回路
１０８は、再入力１５４，１５５が共に１１１”の時の
み“１”を出力し、そうでないならば′０”を出力する
。The AND circuit 108 connects the FF 107 via the signal line 155.
The value sent from the CMP via the signal line 154
It performs a logical product with the value sent from 106 and outputs the result to a signal line 156. This AND circuit 108 outputs "1" only when the re-inputs 154 and 155 are both 111", and otherwise outputs '0".

ＦＦ１０９は、信号線１５６を介して送出されてくる値
を一時的に保持するフラグであり、その値は信号線１５
７を介してＥｕ２Ｏ３へ送出される。比較器１０６の出
力も、信号線１５３を介してＥｕ２Ｏ３へ送出される。The FF 109 is a flag that temporarily holds the value sent through the signal line 156.
7 to Eu2O3. The output of comparator 106 is also sent to Eu2O3 via signal line 153.

ここで、ＦＦ１０７、ＡＮＤ　１０８及びＦＦ１０９が
本発明の核心をなすものであり、それらの役割りは以下
の説明で明らかとなるであろう。Here, the FF 107, AND 108, and FF 109 form the core of the present invention, and their roles will become clear from the following description.

第２図はＭＳＩＩＩ内の命令列を示したもので、以下、
この例に従って第１図の動作を説明する。Figure 2 shows the instruction sequence in MSIII, as follows:
The operation of FIG. 1 will be explained according to this example.

今、処理装置はＭＳＩＩＩ内の命令列Ｘを実行しており
、その命令列Ｘ中の命令Ｂのアドレス”　Ｙ　Ｙ　Ｙ　
Ｙ　”がＣＡＲ１ｏ５に予め設定さレテイるものとする
。また、ＦＦ１０７へは予めｔｔ　ＯＴ＋が設定されて
いるものとする。特定の命令列の実行に関して論理不良
による誤動作が発見された場合、その命令列の適当な命
令のアドレス（ここでは命令Ｂ）をＣＡＲ１０５に設定
し、ＦＦ１０７にはＩＩ　１　ｔｌを設定する。誤動作
のない場合には、ＦＦ１０７には（ｌ　ＯＦＦを設定し
ておく。Now, the processing unit is executing instruction string X in MSIII, and the address of instruction B in instruction string X is ``Y Y Y
It is assumed that ``Y'' is set in advance in CAR1o5. It is also assumed that tt OT+ is set in advance in FF107.If a malfunction due to a logic defect is discovered regarding the execution of a specific instruction sequence, that instruction The address of an appropriate instruction in the column (instruction B in this case) is set in CAR 105, and II 1 tl is set in FF 107. If there is no malfunction, (l OFF is set in FF 107).

まず、ＦＦ１０７に０″が設定されている場合の動作に
ついて説明する０ ＩＵＩＯＩが命令Ａの処理を終了すると、今度は命令Ｂ
を読み呂すため、Ｉ　Ａ、　Ｒ１０４に命令Ｂのアドレ
ス“ＹＹＹＹ’″が設定さる。この命令アドレスに従っ
て順次制御が展開され、ＩＵＩＯＩは、Ｅｕ２Ｏ３へ命
令Ｂの実行制御を受渡すが、同時に、この命令アドレス
は信号線１５］を介してＣＭＰ　１０６△も送出される
。First, we will explain the operation when 0'' is set in FF107.0 When IUIOI finishes processing instruction A, next time instruction B
In order to read the instruction B, the address "YYYY'" of the instruction B is set in IA, R104. Control is developed sequentially according to this instruction address, and IUIOI transfers execution control of instruction B to Eu2O3, but at the same time, this instruction address is also sent out via signal line 15].

ＣＭＰ　１０６は、信号線１５１を介してＩＡＲ１０４
から送出されてくる命令Ｂのアドレス”ＹＹＹＹ”と、
信号線１５２を介してＣＡＲ１０５から送出されてくる
比較アドレスとを比較する。この時、ＣＡＲ１０５には
前もって命令Ｂのアドレス”　Ｙ　Ｙ　Ｙ　Ｙ　’″が
設定されているので、比較結果は「一致」となり、１１
１　ＩＩなる値を信号１１１３１５３及び信号線１５４
へ送出する。The CMP 106 connects to the IAR 104 via a signal line 151.
The address “YYYY” of instruction B sent from
The comparison address sent from the CAR 105 via the signal line 152 is compared. At this time, since the address "Y Y Y Y '" of instruction B has been set in CAR 105 in advance, the comparison result is "match" and 11
1 II value to signal 1113153 and signal line 154
Send to.

ＡＮＤ回路１０８は、信号線１５４を介してＣＭＰ　１
０６から送出されてくる比較結果と、信号１！１５５を
介してＦＦ１０７から送出されてくる値との論理積をと
るが、ＦＦ１０７へは前もってＩＩ　Ｏ７３なる値が設
定されているため、信号線１５６へは１′ＯＮを出力し
、この出力値はＦＦ１０９に保持される。The AND circuit 108 outputs CMP 1 via the signal line 154.
The comparison result sent from 06 is ANDed with the value sent from FF107 via signal 1!155, but since the value IIO73 is set in advance to FF107, 1'ON is output to the FF 109, and this output value is held in the FF 109.

一方、ＣＭＰ　１０６の出力値“１”は、信号線１５３
を介してＥｕ２Ｏ３へも送出されている。On the other hand, the output value “1” of the CMP 106 is the signal line 153.
It is also sent to Eu2O3 via.

Ｅｕ２Ｏ３は、信号線１５３を介してＣＭＰ１０６の比
較結果が「一致」したとき、すなわち、１１１　Ｎ！な
る値を受けとると、命令Ｂの実行を完了した段階でマイ
クロプログラム１１０のアドレスコンベア処理ルーチン
にブレークインする。Eu2O3 is transmitted via the signal line 153 when the comparison result of the CMP 106 is "match", that is, 111 N! When the value is received, the microprogram 110 breaks into the address conveyor processing routine at the stage when the execution of the instruction B is completed.

第３図はマイクロプログラム］−１０の処理手順を示し
たものであり、ＦＦ１０９の値が（ｔ　Ｑ　ＩＴの場合
は次のようになる。FIG. 3 shows the processing procedure of the microprogram]-10, and when the value of the FF 109 is (t Q IT), the processing procedure is as follows.

ステップ３０１：マイクロプログラム１１０は、ＦＦ１
０９の値を読み出す。次いでステップ３０２へ進む。Step 301: The microprogram 110 executes FF1
Read the value of 09. Next, the process advances to step 302.

ステップ３０２ニステツプ３０１で読出したＦＦ１０９
の値をテストする。このテストの結果、ＩＩ　Ｑ　７＋
ならばステップ３０３へ進み、Ｉｔ　Ｉ　ＩＩならばス
テップ３０４へ進む。今回の場合。Step 302 FF109 read in step 301
Test the value of . As a result of this test, II Q 7+
If so, the process proceeds to step 303, and if It I II, the process proceeds to step 304. In this case.

ＦＦ１０９の値は０”であるので、次にステップ３０３
へ進む。Since the value of FF109 is 0'', next step 303
Proceed to.

ステップ３０３：マイクロプログラム１１０は処理装置
を停止させる。Step 303: The microprogram 110 stops the processing device.

以上一連の処理により、処理装置は命令Ｂの実行を完了
した時点で停止するが、これは従来のアドレスコンベア
機能と同じものである。Through the series of processes described above, the processing device stops when the execution of instruction B is completed, which is the same as the conventional address conveyor function.

次に、ＦＦ１０７に＃　Ｉ　ＩＴなる値を前もって設定
しておいた場合の動作を説明する。Next, the operation when the value #IIT is set in advance in the FF 107 will be explained.

ＩＵＩＯＩが命令Ａの処理を終了すると、今度は命令Ｂ
を読出すためＩＡＲ１０４に命令Ｂのアドレス“Ｙ　Ｙ
　Ｙ　Ｙ　”が設定される。この命令アドレスに従って
順次制御が展開され、Ｅｕ２Ｏ３へ命令Ｂの実行制御を
受渡すが、同時にこの命令アドレスは信号線１５１を介
してＣＭ、Ｐ２Ｏ３へも送出される。When IUIOI finishes processing instruction A, it now processes instruction B.
In order to read the instruction B address “Y Y
Y Y '' is set. Control is developed sequentially according to this instruction address, and execution control of instruction B is transferred to Eu2O3, but at the same time, this instruction address is also sent to CM and P2O3 via signal line 151.

そこで、ＣＭＰ１０６は、信号！１５１を介してＩＡＲ
１０４から送出されてくる命令Ｂのアドレス”　Ｙ　Ｙ
　Ｙ　Ｙ　”と、信号線１５２を介してＣＡＲ１０５か
ら送出されてくる比較アドレスとを比較する。ＣＡＲ１
０５には予め命令Ｂのアドレス”　Ｙ　Ｙ　Ｙ　Ｙ　”
が設定されているので、比較結果は「一致」となり、Ｃ
ＭＰ１０６は１′１”なる値を信号線１５３及び信号線
１５４へ送出する。Therefore, the CMP 106 uses the signal! IAR via 151
Address of instruction B sent from 104” Y Y
Y Y ” and the comparison address sent from the CAR 105 via the signal line 152 are compared. CAR 1
05 contains the address of instruction B in advance “Y Y Y Y”
is set, the comparison result is "match" and C
MP 106 sends a value of 1'1'' to signal line 153 and signal line 154.

ＡＮＤ回路１０８は、信号線１５４を介してＣＭＰ１０
６から送出されてくる比較結果″１”と、信号線１５５
を介してＦＦ１０７から送出されてくる値との論理積を
とるが、今回はＦＦ１０７へは前もって１″′なる値が
設定されているので論理積はｕ　１　ｕとなる。この値
″１”は、信号ｌｌＡ１５６を介してＦＦ１０９へ設定
される。The AND circuit 108 connects the CMP 10 via the signal line 154.
The comparison result “1” sent from 6 and the signal line 155
The logical product is taken with the value sent from the FF 107 via the FF 107, but this time the value 1'' has been set in advance to the FF 107, so the logical product is u 1 u. This value "1" is , is set to the FF 109 via the signal llA156.

すなわち、Ｆ’Ｆ１０７を“１”に設定しておくと、Ｃ
ＭＰ１０６での比較結果が「一致」した時、ＦＦ１０９
が１１１”に設定される。In other words, if F'F107 is set to "1", C
When the comparison result in MP106 is "match", FF109
is set to 111''.

一方、ＣＭＰ　１０６の出力値Ｅｌ　１１１は信号線１
５３を介して、Ｅｕ２Ｏ３へ送出されるので、命令Ｂの
実行が完了した時点でマイクロプログラム１１０のアド
レスコンベア処理ルーチンにブレークインする。On the other hand, the output value El 111 of CMP 106 is
53 to Eu2O3, the microprogram 110 breaks into the address conveyor processing routine when the execution of instruction B is completed.

この時のマイクロプログラム１１０の処理を再度第３図
を用いて説明すると次のようになる。The processing of the microprogram 110 at this time will be explained again using FIG. 3 as follows.

ステップ３０１：マイクロプログラム１１０はＦＦ１０
９の値を読出す。次にステップ３０２へ進む。Step 301: Microprogram 110 is FF10
Read the value of 9. Next, the process advances to step 302.

ステップ３０２ニステツプ３０１で読出したＦＦ１０９
の値をテストする。その結果、４１０”ならばステップ
３０３へ進み、１“ならばステップ３０４へ進むが、今
回は１゛１”なので、ステップ３０４へ進む。Step 302 FF109 read in step 301
Test the value of . As a result, if the result is 410'', the process proceeds to step 303, and if it is 1'', the process proceeds to step 304, but this time it is 1''1'', so the process proceeds to step 304.

ステップ３０４：マイクロプログラム１１０は、ＩＵＩ
ＯＩの先行制御をリセットする処理を行う。次いで、ス
テップ３０５へ進む。Step 304: The microprogram 110
Performs processing to reset advance control of OI. Next, the process advances to step 305.

ステップ３０５：マイクロプログラム１１０はＩＵＩＯ
Ｉに対してバッファ記憶パージ要求を発行する。この要
求信号に従い、ＩＵＩＯＩはバッファ記憶１０３の内容
を無効化する。次いで、ステップ３０６へ進む。Step 305: The microprogram 110 is IUIO
Issue a buffer storage purge request to I. In accordance with this request signal, IUIOI invalidates the contents of buffer storage 103. Next, the process advances to step 306.

ステップ３０６二マイクロプログラム１１０はＩＡＲ１
０４に、命令Ｂの次の命令Ｃのアドレスを設定する。次
いで、ステップ３０６へ進む。Step 306 The second microprogram 110 is IAR1
The address of instruction C following instruction B is set in 04. Next, the process advances to step 306.

ステップ３０６二マイクロプログラム１１０は、ＩＵＩ
ＯＩに対して命令処理の再開信号を送出する。Step 306 The second microprogram 110
Sends an instruction processing restart signal to OI.

以降、処理装置は命令列Ｘの実行を、命令Ｃより再開す
る。Thereafter, the processing device resumes execution of the instruction sequence X starting with the instruction C.

以上述べたようにして、本実施例によれば、命令アドレ
スコンベア機構で一致条件を検出した時命令列実行を一
時中断して、バッファ記憶の内容を一度無効化し、その
後ただちに命令列の実行を継続して再開することができ
る。従って、先行制御が不測の状態になり、バッファ記
憶の内容が予測できない状態になった時、バッファ記憶
の内容を無効化し、再度主記憶装置から正しいデータを
読み直して命令を実行してゆくので、論理不良による誤
動作を回避することができる。As described above, according to this embodiment, when the instruction address conveyor mechanism detects a matching condition, execution of the instruction sequence is temporarily suspended, the contents of the buffer memory are once invalidated, and then execution of the instruction sequence is immediately resumed. You can continue and restart. Therefore, when the advance control goes into an unexpected state and the contents of the buffer memory become unpredictable, the contents of the buffer memory are invalidated, the correct data is read from the main memory again, and the command is executed. Malfunctions due to logic defects can be avoided.

なお、前記実施例ではＣＡＲおよびＣＭＰを１組だけ設
けたが、複数組設け、複数のＣＡＲの各々に別個の比較
アドレスを設定して複数のＣＭＰで同時にアドレス比較
を行い、全ＣＭＰの出力の論理和をＥＵへ入力するよう
にすることも可能である。In the above embodiment, only one set of CAR and CMP is provided, but multiple sets are provided, separate comparison addresses are set for each of the plurality of CARs, and addresses are compared simultaneously in the plurality of CMPs, so that the output of all CMPs can be compared. It is also possible to input the logical sum to the EU.

［発明の効果コ 以上説明したように、本発明によれば、先行制御に関連
した不良に起因する誤動作を、効率良く回避することが
できる。より具体的には。[Effects of the Invention] As described above, according to the present invention, malfunctions caused by defects related to advance control can be efficiently avoided. More specifically.

（１）特定命令列でしか顕在化しない様な先行制御部の
論理不良に起因する誤動作製回避することができる。(1) It is possible to avoid malfunctions caused by logic defects in the advance control section that only become apparent in a specific instruction sequence.

（２）前記（１）に上げた効果を、大幅な性能低下を招
くことなく得ることができる。(2) The effects listed in (1) above can be obtained without significant performance deterioration.

（３）本発明の基本機構は従来より処理装置が具備して
いるアドレスコンベア機構とその多く髪共有化できるの
で、ハードウェア資源の大幅な増大を招くことなく、前
記（１）、（２）に上げた効果を得ることができる。ひ
いては、ハードウェアコストの上昇を最低限におさえる
ことができる。(3) Since the basic mechanism of the present invention can share many of the address conveyor mechanisms conventionally provided in processing devices, the above (1) and (2) can be achieved without causing a significant increase in hardware resources. You can get the same effect as above. As a result, increases in hardware costs can be kept to a minimum.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック図、第２図は
命令列の一例を示す説明図、第３図は第１図ｋＪけるマ
イクロプログラムの動作を示した処理フロー図である。 １０１・・・命令読出し制御装置ＩＵ １０２・・・命令実行制御装置ＥＵ １０３・・・バッファ記憶Ｂ５ １０４・・・命令アドレスレジスタＩＡＲ１０５・・・
比較アドレスレジスタＣＡＲ１０６・・・比較器ＣＭＰ
、１０７・・・フラグ１０８・・・ＡＮＤ回路、１０９
・・・フラグ１１０・・・マイクロプログラム １１１・・・主記憶装置ＭＳ 呂願人　株式会社　日　立　製　作FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is an explanatory diagram showing an example of an instruction sequence, and FIG. 3 is a processing flow diagram showing the operation of the microprogram shown in FIG. 101... Instruction read control unit IU 102... Instruction execution control unit EU 103... Buffer storage B5 104... Instruction address register IAR105...
Comparison address register CAR106...Comparator CMP
, 107...Flag 108...AND circuit, 109
...Flag 110...Micro program 111...Main memory MS Manufactured by Hitachi Corporation

Claims (1)

【特許請求の範囲】 １、先行制御方式を採用しバッファ記憶を有する情報処
理装置において、 一つまたは複数の特定条件を設定する第１の手段と、 命令列実行中に前記第１の手段で設定した特定の条件を
検出する第２の手段と、 前記第２の手段により特定の条件を検出した時に、前記
命令列の実行を一次中断してバッファ記憶の内容を無効
化した後、前記命令列の実行を継続して再開する第３の
手段と を具備したことを特徴とする情報処理装置。 ２、フラグを設定する第４の手段を設け、該フラグが設
定されているときのみ前記第３の手段によるバッファ記
憶の内容の無効化以後の処理を能動化するようにしたこ
とを特徴とする請求項１記載の情報処理装置。[Scope of Claims] 1. In an information processing device that adopts a proactive control method and has buffer storage, a first means for setting one or more specific conditions; and a first means for setting one or more specific conditions; a second means for detecting a set specific condition; and when the second means detects the specific condition, temporarily interrupting the execution of the instruction sequence and invalidating the contents of the buffer storage, and then executing the instruction. An information processing apparatus comprising: third means for continuously restarting execution of a sequence. 2. A fourth means for setting a flag is provided, and only when the flag is set, processing after invalidation of the contents of the buffer storage by the third means is activated. The information processing device according to claim 1.