JP3060311B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 発明は半導体集積回路の構造に関し、特に、ラッチ回
路に於ける動作マージンを向上させ、誤動作を無くすと
共にラッチ回路そのものの専有面積を縮小することを目
的とし、 CMOS型ドライブ用インバータと、該CMOS型ドライブ用
インバータの出力を入力側にフィードバックするCMOS型
フィードバック用インバータとを備えた半導体集積回路
において、該CMOS型フィードバック用インバータは、第
１の電源と第の電流との間に設けられ、該第１の電流お
よび該第２の電流の少なくとも一方の電源に接続される
該CMOS型フィードバック用インバータの電源端子は、所
定の電圧が印加されたときに電流を流しうる制御部材を
介して当該電源と接続されているように構成する。

〔産業上の利用分野〕

本発明は半導体集積回路の構造に関するものであり、
特に、ラッチ回路で使用されるCMOS型半導体集積回路の
構造に関するものである。

〔従来の技術〕

ラッチ回路はNANDゲート回路、或いはNORゲート回路
と共に半導体集積回路に於いて最も多用されている機能
素子の一つである。

処で、ラッチ回路について従来の技術を第６図乃至第
11図に沿ってその構造と動作を説明する。

即ち、第６図に示される従来のラッチ回路に於いて
は、該ラッチ回路を構成するトランジタは全て同一のサ
イズのＮチャンネルトランジスタと全て同一のサイズの
Ｐチャンネルトランジスタとで構成され、更に該両トラ
ンジスタはゲートアレーにより構成される場合が多い。

ここで、上記Ｎチャンネルトランジスタが全て同一の
サイズであると言うことは全てのトランジスタのゲート
長及びその幅が全て同一であることを意味している。

係るラッチ回路の長所は入力側のトランスミッション
ゲート10とフィードバック用のインバータ４との間に別
のトランスミッションゲート11が設けられている為、動
作マージンに優れているが、その反面、トランジスタが
合計８個も使用される為、ラッチ回路全体の専有面積が
大きくなってしまう言う欠点を有している。

尚、上記従来のラッチ回路に於いて使用されるドライ
ブ用インバータ３とフィードバック用インバータ４の構
成は第７図及び第８図にそれぞれ示されている。

一方、第９図には従来のラッチ街路に於ける他の例が
示されており、第９図の例では第８図のラッチ回路に比
べてトランスミッションゲート11が省略されているが、
その分フィードバック用インバータ６のトランジスタは
ドライブ用インバータ５のトランジスタに比べてゲート
長を長く、又ゲート幅は短く形成されている。

即ち、上記従来例に於いては、フィードバック用イン
バータのトランジスタの駆動能力を小さくし、電流がド
ライブ用インバータのトランジスタより多く流れない様
に構成されている。

該ラッチ回路に於いては、使用されるトランジスタの
数が６個であるため前記の従来例に比べてラッチ回路そ
のものの専有面積は縮小されると言う長所は有するもの
の、入力側のトランスミッションゲート10とフィードバ
ック用インバータ６との間に他のトランスミッションゲ
ートがないので、余程該フィードバック用インバータ６
の各トランジスタのゲート長を長くしておかないと動作
マージンが低下してしまい、逆にゲート長を長くすると
その分ラッチ回路の専有面積が増加してしまうと言う欠
点があった。

又、従来のラッチ回路の動作を簡単に説明すると、従
来のラッチ回路に於いては第６図に示すような回路でデ
ータを保持している。

この状態に於いて、データの入力時にはトランスミッ
ションゲート10をオンとしてトランスミッションゲート
11をオフとしてデータを入力し、データを保持する時に
はトランスミッションゲート10をオフしトランスミッシ
ョンゲート11をオンとする。

それによって、矢印Ａに示すようなループが形成され
データが保持される。

データ入力時にトランスミッションゲート11をオフし
ておかなければならない理由としては、両方のトランス
ミッションゲートをオンするとドライブ用のインバータ
3'とフィードバック用のインバータ４とが競合し、トラ
ンスミッションゲート10の出力部に中間の電位が出力さ
れてしまう可能性がある。

今、ラッチ回路で信号Ｈを出力しようとする時、ドラ
イブ用インバータ３は入力がＬを認識しなければならな
い。

処が、フィードバック用インバータ４の影響によって
中間電位が出力されているインバータ３は入力信号がＨ
であると認識してしまう可能性がある。

その為、トランスミッションゲート11を余計に設け、
入力時にこれをオフとしておく。

第９図に於いては、トランスミッションゲート11を用
いない代わりにフィードバック用インバータ６の駆動能
力をドライブ用インバータ5'の駆動能力より小さくし電
流を流す量を小さくするように設定してあるのでドライ
ブ用インバータ５の入力が中間的電位になることはなく
常時正しいレベルの認識が行われる。

ここで、第９図に示された従来のラッチ回路に用いら
れるインバータ回路のレイアウトを示すと第12図の様に
なる。

即ち、基板20はＰ型拡散層22をソースとして、又Ｐ型
拡散層23をドレインとし、これにゲート26を設けた第１
のMOSトランジスタ30が設けられ更に上記ソース領域22
に接続して基板コンタクト用のＮ型拡散層21が設けられ
ており、又各層には電極例えばV_DDとの接続を行うコン
タクト24が設けられている。

一方、他の基板20'にはＮ型拡散層27をソースとし
て、又Ｎ型拡散層28をドルインとし、これに共通のゲー
ト26を設けた第２のMOSトランジスタ31が設けられ更に
上記ソース領域27の接続して基板コンタクト用のＰ型拡
散層29が設けられており、且つ各層には上記と異なる電
極例えばV_SSとの接続を行うコンタクト25が適宜設けら
れている。

上記のレイアウトから判る様に、トランジスタの専有
面積は大きくならざる得なかった。

〔発明が解決しようとする課題〕

本発明の目的は上記した従来技術における欠点を改良
し、従来のラッチ回路の専有面積より小さな専有面積を
有するラッチ回路を提供しうる半導体集積回路であって
然も従来のラッチ回路の動作マージンより優れた動作マ
ージンを有するラッチ回路を提供しうる半導体集積回路
を提供しようとするものである。

〔課題を解決するための手段〕

本発明は上記した目的を達成する為に以下に示すよう
な技術構成を採用するものである。

即ち、本発明では、CMOS型ドライブ用インバータと、
該CMOS型ドライブク用インバータの出力を入力側にフィ
ードバックするCMOS型フィードバック用インバータとを
備えた半導体集積回路において、該CMOS型フィードバッ
ク用インバータは、第１の電源と第２の電流との間に設
けられ、該第１の電源および該第２の電源の少なくとも
一方の電源に接続される該CMOS型フィードバック用イン
バータの電源端子は、所定の電圧が印加されたときに電
流を流しうる制御部材を介して当該電源と接続されてい
る半導体集積回路が提供される。

好ましくは、本発明に於いて、該制御部材は、当該電
源に対して逆向きに接続されたダイオードである。

〔作用〕

本発明に於いては、CMOS型インバータ回路の両電源端
子部に所定の電圧が印加された場合に順方向に前流を流
しうる機能を有する制御部材を設けたものであり、具体
的に例えばダイオードを逆方向に設けたものであり、係
る半導体集積回路を例えばフィードバック用インバータ
として使用した場合に、その機能は従来のものと同一で
あるが、専有面積を小さくしうると共にその製造も容易
となる。

更には、逆向きのダイオードが電極端子側に存在する
為、該インバータの出力電子がリーク前流によって低下
した時には該ダイオードが逆方向に導通するようにな
り、それによって電流が流れインバータの出力を回復さ
せ誤動作を防止しうる。

又本発明に於いては各トランジスタのサイズの決め方
に余裕があり、換言すれば、同じトランジスタのサイズ
であれば誤動作をおこす確率を少なくすることが出来、
設計上の余裕が出てくる。

更に、本発明では、特にフィードバック用インバータ
の電流端子に所定の電位差が生じた場合にインバータ回
路に電流を流す機能を有する部材を設けているので、例
えばラッチ回路をオンにした時、所定の電位差になるま
でフィードバック用インバータはオンしない為、ドライ
ブ用インバータとフィードバック用インバータとが同時
にオンする競合状態にある時を削減することが出来る。

〔実施例〕

以下に本発明に係る半導体集積回路の具体例を図面を
参照しながら説明する。

第１図は本発明に係る半導体集積回路１の一具体例を
ラッチ回路に応用した例を示すものであり、第１と第２
のMOSトランジスタ30、31とから構成されるCMOS回路の
両電源端子と各電源との間に両者間に所定の電位差が生
じた場合にのみ当該インバータ回路に電流を流しうる機
能を有する部材８、９を設けたものである。

該部材８、９の具体例として、第１図ではダイオード
を電源に対して逆向きに取りつけた例を示している。

係るダイオードは逆方向ブレークダウン電圧を0.5〜
1.5Vとなるように調整されていることが好ましく、従っ
て上記具体例では上記ダイオードのアノードとカソード
との間の電位差が上記のブレークダウン電圧になった時
にインバータ回路に電流を流すようにするものである。

従って、第２図および第３図に示すような本発明の半
導体集積回路を用いたラッチ回路では、上記ダイオード
を有しないインバータ回路を用いたラッチ回路に比べて
フィードバック用インバータ４の出力のタイミングをド
ライブ用インバータ３の出力のタイミングより遅らせる
ことが可能となり、前記した従来技術に於けるラッチ回
路での競合時間を削減出来る。

本具体例では、上記部材８、９としてダイオードを使
用する例を示したが、適宜の抵抗或いはFETトランジス
タを使用することも可能である。

本発明に於ける半導体集積回路は一例としてラッチ回
路に使用される態様を示したが、本発明に係る半導体集
積回路は係る用途にのみ限定されるものではなく、上記
と同様の機能が要求されるあらゆる回路構成に適用しう
るものであることは言うまでもない。

次に、本発明の上記具体例を実施する為の構造の例を
第４図従って更に詳しく説明する。

本発明に半導体集積回路のレイアウトを第４図に示
す。

第４図では第12図に示すものと同じ部材については同
一の符号を付してある。

第12図と比較すれば明らかな様に、本発明に於いては
第１のトランジスタ30はＰ型拡散層22と23及びゲート26
とにより構成されると共に、ソース側のＰ型拡散層22に
接続して基板コンタクト用のＮ型拡散層21を設け、これ
に第１の電源例えばV_DDを接続させたものである。

かかる構造におけるＮ型拡散層は不純物濃度を濃くす
るようにしイオン注入方式により形成することが好まし
い。

この場合、Ｎ型拡散層21の不純物濃度は後述する第２
のトランジスタのソース、ドレインを構成するＮ型拡散
層27、28の濃度と同じ条件とすることが出来、この場合
には製造方法が容易となる。

係る構成により、Ｐ型拡散層22とＮ型拡散層21との間
のPN接合部分に逆方向のダイオード８が形成される。

係るダイオードの逆方向ブレークダウン電圧は0.5〜
1.5Vとしておくが好ましい。

一方、第２のトランジスタ31については第１のトラン
ジスタ30の不純物と電気的性質を異にする不純物を用い
て第１のトランジスタと同様の構成で形成したものであ
る。

該第２のトランジスタ31のソースを構成するＮ型拡散
層27と基板コンタクト用のＰ例拡散層29との接合部分に
逆方向のダイオード９が形成されている。

第２のトランジスタに於けるダイオードの形成方法或
いは特性は上記第１のトランジスタ30と不純物の電気的
性質が異なる他は同一である。

尚、図中25は第２の電流例えばV_SSとの接続を行うコ
ンタクトである。

本発明に係る半導体集積回路１に於いては上述の通
り、ダイオードは逆向きに設けられているが、該ダイオ
ードの逆方向ブレークダウン電圧を0.5〜1.5Vにしてあ
るのでフィードバック用インバータとしてスタティック
に電圧を保持する機能を発揮する。

又、該ダイオードがフィードバック用インバータの電
流駆動能力を制御するので前記した様な競合は生じな
い。

従って、誤動作を生じさせない範囲に余裕が出来、同
一のサイズの回路を設計する場合、動作マージンが優れ
たものとなる。

このことは、半導体集積回路を設計する上にかなりの
余裕を持つことが可能となる。

又本発明に係る半導体集積回路をラッチ回路に使用し
た時にデータを更新する場合、フィードバック用インバ
ータに流れる電流が該ダイオードにより制限される為、
ラッチ回路のデータの反転が第12図に示す従来のラッチ
回路に比べて高速に行われる。

更に、本発明に係る半導体集積回路１のレイアウトを
第12図に示す従来のラッチ回路と比べて見ると、本発命
に於いては第１と第２のトランジスタ30、31のそれぞれ
のソース側に電流又はグランドと接続するコンタクトが
不要となるため専有面積を縮小することが可能となる。

次に本発明を具体的に製造する場合の構造例を第5A図
〜第5C図に基づいて説明する。

即ち、第5A図は、先ずP^-型基板50にn^-型拡散層51を形
成し、該n^-型拡散層51にドレイン用P⁺型拡散層23とソー
ス用P⁺型拡散層22とを互いに離反して形成し、その間に
ゲート26を載置して第１のトランジスタ30を形成する。

次いで、絶縁層52とP⁺型拡散層22との間にn⁺型拡散層
21を形成し、これにコンタクト24を介して第１の電源で
あるV_DDと接続する。

係るn⁺型拡散層21の不純物濃度は後述する第２のトラ
ンジスタ31のn⁺型拡散層27、28の不純物濃度と同じとす
ることが出来る。

一方、P^-型基板50の絶縁層53と54とで区切られた領域
にドレイン用のn⁺型拡散層28とソース用のn⁺型拡散層27
とを互いに離反して設け、その間にゲート26を載置して
第２のトランジスタ31を形成する。

更に、ソース用のn⁺型拡散層27と絶縁層54との間にP⁺
型拡散層29を設け、これにコンタクト25を介して第２の
電源であるV_SSと接続する。

係るP⁺型拡散層29の不純物濃度は前述した第１のトラ
ンジスタ30に於けるP⁺型拡散層22、23と同じ濃度とする
ことが出来る。

又ゲート26ほ共通配線55で接続され入力部INを形成し
又第１のトランジスタ30のドレイン用P⁺型拡散層23と第
２のトランジスタ31のドレイン用n⁺型拡散層28とは共通
配線56で接続され出力OUTを形成している。

又、本発明に於いては特にダイオードを別に形成する
必要がなく、上記のPN接合を利用して形成することが可
能であるので製造方法も簡単となる。

上記の第5A図に於いては、CMOS型半導体集積回路の両
電源にそれぞれ接続される該集積回路の各端子と当該電
源との間に所定の電圧が印加された場合に順方向に電流
を流しうる機能を有する該制御部材例えばダイオードを
設けたものであるが、本発明に於いては係る態様に限定
されるものではなく、第5B図又は第5C図に示される様に
上記の制御部材例えばダイオードをV_CCとインバータト
ランジスタとの間のみ或いはV_SSとインバータトランジ
スタとの間のみに設けるものであっても良い。

係る態様に於いては、該制御部材が設けられ内側の電
源部は基板コンタクトを探る為の配線57、58を設ける事
が好ましい。

本発明に係る半導体集積回路の他の適用例を第13図に
示す。

第13図は第２図に示されたラッチ回路を単体として使
用するのみならずマスタースレーブ型レジスタとして使
用しうるものであることを示したものである。

即ち、本発明に係る半導体集積回路はフリップ−フロ
ップ或いはメモリ内におけるレジスタの構成機能素子と
して使用しうるものである。

〔効果〕

本発明に係る半導体集積回路をラッチ回路のフィード
バック用インバータとして使用すれば、従来技術に於け
るインバータをフィードバック用として使用した場合に
比べてその機能は従来のものと同一であるが、専有面積
を小さくしうると共にその製造も容易となる。

更には、逆向きのダイオードが電極端子側に存在する
為、インバータの出力が低下した時には該ダイオードが
逆方向に導通するようになり、それによって電流が流れ
インバータの出力を元の状態に回復させ誤動作を防止し
うる。

又本発明に於いては同じトランジスタのサイズで誤動
作をおこす確率を少なくすることが出来、設計上の余裕
が出てくる。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路の回路構成を示す
図である。 第２図は本発明に係る半導体集積回路をラッチ回路のフ
ィードバック用インバータに適用した例を示す図であ
る。 第３図は第２図に於けるラッチ回路に使用されるドライ
ブ用インバータの構成を示す回路図である。 第４図は第２図に示すラッチ回路のレイアウトを示す図
である。 第5A図〜第5C図は第１図に示す本発明に係る半導体集積
回路の具体例に於ける断面構造の例を示す図である。 第６図は従来のラッチ回路の一構成例を示す図である。 第７図は従来のラッチ回路に使用されているドライブ用
インバータの回路構成を示す図である。 第８図は従来のラッチ回路に使用されているフィードバ
ック用インバータの回路構成を示す図である。 第９図は従来のラッチ回路の他の構成例を示す図であ
る。 第10図は第９図に示すラッチ回路に使用されているドラ
イブ用インバータの回路構成を示す図である。 第11図は第９図に示すラッチ回路に使用されているフィ
ードバック用インバータの回路構成を示す図である。 第12図は第９図に示す従来のラッチ回路のレイアウトを
示す図である。 第13図は本発明に係る半導体集積回路をマスタースレー
ブ型レジスタに適用した例を示す図である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】CMOS型ドライブ用インバータと、該CMOS型
   ドライブ用インバータの出力を入力側にフィードバック
   するCMOS型フィードバック用インバータとを備えた半導
   体集積回路において、 該CMOS型フィードバック用インバータは、第１の電源と
   第２の電源との間に設けられ、該第１の電源および該第
   ２の電源の少なくとも一方の電源に接続される該CMOS型
   フィードバック用インバータの電源端子は、所定の電圧
   が印加されたときに電流を流しうる制御部材を介して当
   該電源と接続されていることを特徴とする半導体集積回
   路。
2. 【請求項２】該制御部材は、当該電源に対して逆向きに
   接続されたダイオードであることを特徴とする請求項１
   記載の半導体集積回路。