JPH0324733A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
- Publication number
- JPH0324733A JPH0324733A JP16012089A JP16012089A JPH0324733A JP H0324733 A JPH0324733 A JP H0324733A JP 16012089 A JP16012089 A JP 16012089A JP 16012089 A JP16012089 A JP 16012089A JP H0324733 A JPH0324733 A JP H0324733A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- conductivity type
- diffusion layer
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 45
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 23
- 239000000956 alloy Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims abstract description 9
- 229910021332 silicide Inorganic materials 0.000 abstract description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 23
- 239000013078 crystal Substances 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 100
- 238000000034 method Methods 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 229910018999 CoSi2 Inorganic materials 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910012990 NiSi2 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、浅い不純物拡散層を必要とする半導体装置に
係わり、特に拡散層上に金属一半導体合金を形成した半
導体装置及びその製造方法に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor device that requires a shallow impurity diffusion layer, and particularly to a semiconductor device in which a metal-semiconductor alloy is formed on the diffusion layer. and its manufacturing method.
（従来の技術）
従来、ＬＳＩを構成する基本素子としてＭＯＳ型の電界
効果トランジスタ（ＦＥＴ）が用いられており、ＬＳＩ
の性能向上のためＭＯＳトランジスタの高性能化が要求
されている。ＭＯＳトランジスタの高性能化のためには
、ソース・ドレイン領域等の拡散層を浅く形成すること
が重要である。(Prior art) Conventionally, a MOS field effect transistor (FET) has been used as a basic element constituting an LSI.
In order to improve the performance of MOS transistors, higher performance is required. In order to improve the performance of a MOS transistor, it is important to form shallow diffusion layers such as source/drain regions.
ＭＯＳトランジスタの拡散層の形成方法としては、低加
速イオン注入法が広く用いられ、最近ではＡｓ等の不純
物拡散法が用いられている。As a method for forming a diffusion layer of a MOS transistor, a low acceleration ion implantation method is widely used, and recently, an impurity diffusion method such as As has been used.
このような方法を用いることによって、０．ｌμｍ程度
の浅いソース・ドレイン領域を形成でき、より高性能で
微細化したＭＯＳトランジスタを形成でき、ｎ ＋ ／
ｐ接合に関しては、０．１μｍ程度の深さが実現可能
である。また、ｐ＋／ｎ接合に関しては、Ｓｔ”，Ｇｅ
”，Ｓｎ＋イオン注入でＳｉ単結晶の表面層を非品質化
した後に低加速ＢＦ２注入を行う方広を用いることによ
り、活性化の熱処理を行った後でも０．１μｍ程度の深
さを達成することが可能となっている。By using such a method, 0. It is possible to form source/drain regions as shallow as 1 μm, and it is possible to form finer MOS transistors with higher performance.
As for the p-junction, a depth of about 0.1 μm is achievable. Furthermore, regarding p+/n junctions, St”, Ge
”, By using a square method that performs low-acceleration BF2 implantation after degrading the surface layer of the Si single crystal by Sn+ ion implantation, a depth of about 0.1 μm can be achieved even after activation heat treatment. It is now possible.
しかしながら、一方では０．１μｍ程度の拡散層は抵抗
が高＜１００Ω／口以上のシート抵抗となってしまう。However, on the other hand, a diffusion layer of about 0.1 μm has a sheet resistance of high resistance<100Ω/hole or more.
半導体素子の高速化のためには拡散層表面を金属化する
ことによって低抵抗化する必要性が出てくる。In order to increase the speed of semiconductor devices, it becomes necessary to reduce the resistance by metalizing the surface of the diffusion layer.
そこで最近、シリサイドと呼ばれる選択的なシリサイド
化を行う方法が検討されている。この方法は、ＳＬ露出
部に不純物拡散層を形成した後に、基板全面にＴｉ又は
Ｃｏ等を堆積し、ランブアニールで不純物拡散したＳｉ
層上にのみ、Ｔｉシリサイド又はＣｏシリサイドを形成
し、未反応のＴｉ又はＣｏ膜をエッチング除去するとい
うものである。この方法を用いると、例えば５０ｎＩ１
のシリサイドを形成することによって、３〜５Ω／口の
シート抵抗に低減できる。Therefore, recently, a method of performing selective silicide called silicide has been studied. In this method, after forming an impurity diffusion layer on the exposed SL, Ti or Co is deposited on the entire surface of the substrate, and Si
Ti silicide or Co silicide is formed only on the layer, and the unreacted Ti or Co film is removed by etching. Using this method, for example, 50nI1
By forming silicide, the sheet resistance can be reduced to 3 to 5 Ω/hole.
ここで、金属シリサイドを用いた従来のＭＯＳトランジ
スタの製造方法を、第４図に示して説明する。Here, a conventional method for manufacturing a MOS transistor using metal silicide will be described with reference to FIG.
まず、ｎ型Ｓｉ基板４１上にフィールド酸化膜４２を形
成する。この酸化ＩＩ！ｉ４２で囲まれた領域に、１０
０入のゲート酸化膜４３．１０００入のＡｓドーブした
多結晶シリコン層４４ａ，３０００入の珪化タングステ
ン層４４ｂ及びｌ５００入のＳｉｎ２膜４５を積層した
ものを、ゲート電極形状にエッチング加工する。その後
、ゲート電極部の側壁にＳｉｎ，膜４７を設け、さらに
全面にＣＯ膜４９を３００入堆積する。次いで、Ａｒガ
ス雰囲気中にてアニールを行って７００λのＣｏｓｔを
形成し、未反応のＣｏ膜４９を過酸化水素水と塩酸の混
合液中で除去する。さらに、Ａｒ中でアニールを行い、
第４図（ｂ）に示す如＜ １０００入のＣｏＳ ｉｚ層
５０を形成する。First, a field oxide film 42 is formed on an n-type Si substrate 41. This oxidation II! In the area surrounded by i42, 10
0 gate oxide film 43. A stack of a 1000 As-doped polycrystalline silicon layer 44a, a 3000 loaded tungsten silicide layer 44b, and a 1500 loaded Sin2 film 45 is etched into the shape of a gate electrode. Thereafter, a Sin film 47 is provided on the side walls of the gate electrode portion, and a CO film 49 of 300 times is deposited on the entire surface. Next, annealing is performed in an Ar gas atmosphere to form a Cost of 700λ, and unreacted Co film 49 is removed in a mixed solution of hydrogen peroxide and hydrochloric acid. Furthermore, annealing is performed in Ar,
A CoS iz layer 50 having <1000 layers is formed as shown in FIG. 4(b).
？いで、第４図（ｔ１．）に示す如く、Ｂ＋イオンを加
速イオンを加速電圧１０ｋｅＶ ｔ ドーズ量５×１
０”ｃｓ−２の条件にて全面に注入し、ＣｏＳ ｉ２層
５０にＢを含有させる。次いで、Ａｒ中，８５０℃．３
０分の条件にてアニールを行うことによって、第４図（
ｄ）に示す如く、ＣｏＳ ｉ２層５０の下にＢが熱拡散
して０．１μｍ ＋’Ａ ＋．ｆのｐ゛型層４６、即ち
ソース・ドレイン■ｆｉ域が形成される。この後の工程
は、層間絶縁膜堆枯．コンタクトホール開■，配線形成
を行うことによって、ＭＯＳトランジスタが完成する。? Then, as shown in FIG. 4 (t1.), B+ ions are accelerated at an acceleration voltage of 10 keV t and a dose of 5×1.
B is implanted into the entire surface under the condition of 0"cs-2 to make the CoSi2 layer 50 contain B. Then, in Ar at 850°C.3
Figure 4 (
As shown in d), B is thermally diffused under the CoSi2 layer 50 to a depth of 0.1 μm +'A +. A p-type layer 46 of f, that is, a source/drain region f is formed. The next step is to deposit the interlayer insulating film. A MOS transistor is completed by opening a contact hole and forming wiring.
このようにして、０．１μｍのＣｏＳ ｉ２層（ｌ、５
Ω／口）が貼り付いた０．１μｍのｐ＋拡散層が形成さ
れる。In this way, a 0.1 μm CoS i2 layer (l, 5
A 0.1 μm p+ diffusion layer with Ω/portion is formed.
しかしながら、この種の方法にあっては次のような問題
があった。即ち、Ｓｔ表面の自然゛酸化膜やドライエッ
チング等による表面層が存在すると、シリサイドの均一
反応が難しくなり、後から不純物を導入しても、第５図
に示す如く不均一の境界構造が形成される。このような
不均一境界が形成されると、局所的に電界集中が起こり
、ｐｎ接合リーク電流が増大する等して、ｐｎ接合破壊
が起こり得る。従って、０，ｌμｍ及びそれ以下の深さ
のｐｎ接合形或はこの方法では非常に難しい。However, this type of method has the following problems. In other words, if there is a natural oxide film or a surface layer formed by dry etching on the St surface, it becomes difficult for the silicide to react uniformly, and even if impurities are introduced later, an uneven boundary structure is formed as shown in Figure 5. be done. When such a non-uniform boundary is formed, electric field concentration occurs locally, pn junction leakage current increases, and pn junction breakdown may occur. Therefore, it is very difficult to use a pn junction type or this method with a depth of 0.1 μm or less.
また、０．３μｍデザインルール以下の微細トランジス
タに対しては、合計０，１μｍの厚み若しくはそれ以下
の厚みが要求される。合計の厚みを薄くするためには、
貼り付けるシリサイドの厚みを薄くし、さらにその下に
数１００入の拡散層を形或する必要性が生じる。シリサ
イドを薄膜化するとソース・ドレインの抵抗は増大する
と同時に、拡散層が５００入以下になるとｐ．ｎ接合特
性に劣化が生じる。接合劣化の理由として、金属の拡散
によるＧＲセンター分布が接合特性に影響を与え接合リ
ーク電流が増大し始める拡散層厚の領域に入っている点
や、拡散層が薄くなるとシリサイド／Ｓｉ界面の凹凸を
反映した拡散層形状となるため、電界集中が起こり易く
なる点や、パリスティック伝導が起こり易くなる点が挙
げられる。Further, for fine transistors with a design rule of 0.3 μm or less, a total thickness of 0.1 μm or less is required. To reduce the total thickness,
It becomes necessary to reduce the thickness of the silicide to be applied and to form hundreds of diffusion layers underneath it. When the silicide film is made thinner, the source/drain resistance increases, and at the same time, when the diffusion layer becomes less than 500 Ω, the p. Deterioration occurs in the n-junction characteristics. The reason for the junction deterioration is that the GR center distribution due to metal diffusion affects the junction characteristics and enters the diffusion layer thickness region where the junction leakage current starts to increase, and as the diffusion layer becomes thinner, the unevenness of the silicide/Si interface increases. Since the shape of the diffusion layer reflects this, electric field concentration tends to occur more easily, and pallitic conduction tends to occur more easily.
（発明が解決しようとする課題）
このように従来、シリサイドを用いて拡散層の低抵抗化
をはかった半導体装置においては、シリサイド層が拡散
層を浸蝕して形成されるため、拡散層を薄＜ （５００
入以下）すると、ｐｎ接合特性に劣化が生じる。また、
シリサイド層とこの下に設けられたｐ又はｎ型導電不純
物層の合計の厚みがソース◆ドレイン領域の深さになる
ため、ソース・ドレイン領域を薄膜化すると、この領域
の抵抗が高くなるという問題があった。従って、ソース
◆ドレイン領域にできるだけ浸蝕しないようなシリサイ
ド形成及びドーピング技術が必要となっている。(Problems to be Solved by the Invention) Conventionally, in semiconductor devices that use silicide to reduce the resistance of the diffusion layer, the silicide layer is formed by eroding the diffusion layer, so it is difficult to thin the diffusion layer. < (500
(below), the pn junction characteristics deteriorate. Also,
The total thickness of the silicide layer and the p- or n-type conductive impurity layer provided below is the depth of the source/drain region, so if the source/drain region is made thinner, the resistance of this region will increase. was there. Therefore, there is a need for a silicide formation and doping technique that minimizes erosion of the source◆drain region.
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、不純物拡散層を浅く形成すると共に
低抵抗化に適した構造の半導体装置を提供することにあ
る。The present invention has been made in consideration of the above circumstances, and an object thereof is to provide a semiconductor device having a structure suitable for forming a shallow impurity diffusion layer and reducing resistance.
また、本発明の他の目的は、上記半導体装置を簡易に形
成することのできる半導体装置の製造方法を提供するこ
とにある。Another object of the present invention is to provide a method for manufacturing a semiconductor device that can easily form the above semiconductor device.
［発明の構成］
（課題を解決する他の手段）
本発明の骨子は、不純物拡散層の薄膜化及び低抵抗化を
はかるために、拡散層に浸蝕することなくシリサイド層
を形成することにある。[Structure of the Invention] (Other Means for Solving the Problems) The gist of the present invention is to form a silicide layer without corroding the diffusion layer in order to reduce the thickness and resistance of the impurity diffusion layer. .
即ち本発明は、第１図に示す如く、第１導電型半導体基
板１の表面に選択的に設けられた第２導電型不純物拡散
層（例えば、チャネル領域を挟んで形或されたソース・
ドレイン領域）３と、この拡散層３上に形成された基板
構成元素及び金属を含む合金層５とを備えた半導体装置
において、前記拡散層３と合金層５との間に第２導電型
の半導体層４を挿入することにより、合金層５の下端の
水平面を基板表面より高い位置に形成するようにしたも
のである。なお、図中２は素子分離酸化膜或いは層間絶
縁膜等の絶縁膜を示している。That is, the present invention, as shown in FIG.
In a semiconductor device comprising a drain region) 3 and an alloy layer 5 formed on the diffusion layer 3 and containing a substrate constituent element and a metal, a second conductivity type is formed between the diffusion layer 3 and the alloy layer 5. By inserting the semiconductor layer 4, the horizontal surface of the lower end of the alloy layer 5 is formed at a higher position than the substrate surface. Note that 2 in the figure indicates an insulating film such as an element isolation oxide film or an interlayer insulating film.
また本発明は、上記半導体装置の製造方法において、第
１導電型半導体基板１の表面の一部に第２導電型不純物
拡散層３を形成したのち、この拡散層３上に半導体層４
をエビタキシャル成長し、次いでこの半導体層４の一部
を浸蝕するべく金属一半導体合金層５を自己整合的に形
成するようにした方法である。Further, the present invention provides the method for manufacturing a semiconductor device described above, in which a second conductivity type impurity diffusion layer 3 is formed on a part of the surface of the first conductivity type semiconductor substrate 1, and then a semiconductor layer 4 is formed on this diffusion layer 3.
In this method, a metal-semiconductor alloy layer 5 is formed in a self-aligned manner so as to erode a part of the semiconductor layer 4.
（作用）
本発明によれば、半導体露出部（第２導電型不純物拡散
層）上に選択的に半導体層を成長形成し、その一部を金
属一半導体合金化しているので、もともとの半導体基板
表面に対して合金層下端の位置が高い、即ち半導体基板
方向への浸蝕がない。それ故、低抵抗の金属一半導体合
金層の下に浅い導電型不純物拡散層を形成することがで
きる。つまり、浅い拡散層と共に低抵抗の双方を実現す
ることが可能となる。(Function) According to the present invention, a semiconductor layer is selectively grown on the semiconductor exposed portion (second conductivity type impurity diffusion layer), and a part of the semiconductor layer is made into a metal-semiconductor alloy, so that the original semiconductor substrate The lower end of the alloy layer is located higher than the surface, ie, there is no erosion toward the semiconductor substrate. Therefore, a shallow conductive type impurity diffusion layer can be formed under the low resistance metal-semiconductor alloy layer. In other words, it is possible to achieve both a shallow diffusion layer and low resistance.
（実施例） 以下、本発明の詳細を図示の実施例によって説明する。(Example) Hereinafter, details of the present invention will be explained with reference to illustrated embodiments.
第２図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図である。まず、第２図（ａ）に示す如く
、面方位（１００）．比抵抗４〜５Ω０のｎ型Ｓｉ基板
（第１導電型半導体基板）１１上に厚さ ０．６μｍの
フィールド酸化膜１２を形成する。続いて、酸化膜１２
で囲まれた素子形成領域に厚さ １００入のゲート酸化
膜１３，厚さ１０００入のＡｓドーブ多結晶Ｓｔ層１４
ａ及び厚さ３０００ Ａの珪化タングステン層１４ｂを
形成し、さらにその上に厚さｌ５００入のＳｉｎ２膜１
５をＬＰＣＶＤ法で堆積する。その後、反応性イオンエ
ッチング（ＲＩＥ）で各層１３〜１５をゲート電極形状
に加工する。ここで、多結晶Ｓｔ層１４ａ及び珪化タン
グステン層１４ｂからゲート電極１４が形成される。FIG. 2 is a cross-sectional view showing the manufacturing process of a semiconductor device according to an embodiment of the present invention. First, as shown in FIG. 2(a), the surface orientation is (100). A field oxide film 12 having a thickness of 0.6 μm is formed on an n-type Si substrate (first conductivity type semiconductor substrate) 11 having a specific resistance of 4 to 5 Ω0. Subsequently, the oxide film 12
In the element formation region surrounded by
A tungsten silicide layer 14b with a thickness of 3000 A is formed, and a Sin2 film 1 with a thickness of 1500 A is formed thereon.
5 is deposited by LPCVD method. Thereafter, each layer 13 to 15 is processed into a gate electrode shape by reactive ion etching (RIE). Here, the gate electrode 14 is formed from the polycrystalline St layer 14a and the tungsten silicide layer 14b.
次いで、第２図（ｂ）に示す如く、加速電圧２ｋｅＶの
Ｂ＋イオンを基板表面に５ Ｘ １０ｌ′３ｃ『２注入
して、７００℃，３０分のアニールを行い、深さ０．１
μｍのｐ一層（第２導電型不純物拡散層）１６を形成す
る。このｐ一層１６は、ソース・ドレイン領域となるも
のである。その後、ゲートｍ極部の側壁に横方向厚み０
．１μｍの８１０２［１１７を形成する。この側壁酸化
膜１７は、全面に厚さｌ５００入のＳｉｎ２膜を彼着し
たのち、異方性ドライエッチングでエッチバックするこ
とにより得られる。Next, as shown in FIG. 2(b), B+ ions with an accelerating voltage of 2 keV were implanted into the substrate surface in a matrix of 5 x 10l'3c'2, and annealing was performed at 700°C for 30 minutes to a depth of 0.1
A p layer (second conductivity type impurity diffusion layer) 16 with a thickness of μm is formed. This p layer 16 becomes a source/drain region. After that, the side wall of the gate m pole part has a lateral thickness of 0.
．． Form 8102 [117] of 1 μm. This sidewall oxide film 17 is obtained by depositing a Sin2 film with a thickness of 1500 on the entire surface and then etching back by anisotropic dry etching.
次いで、第２図（ｃ）に示す如く、絶縁膜１２，１５．
１７で覆われていない基板Ｓｉの露出部、即ちソース・
ドレインとなるｐ一層１６上に、厚さ１２００大の単結
晶Ｓｔ層（単結晶半導体層）１８をＣＶＤ法でエビタキ
シャル成長する。このＳｉの選択成長は、Ｈ２で希釈し
たＳｉＨ４ガスを用いて、５００℃にてＩＰａの条件で
行う。Next, as shown in FIG. 2(c), the insulating films 12, 15 .
The exposed part of the substrate Si that is not covered with 17, that is, the source
A single-crystal St layer (single-crystal semiconductor layer) 18 having a thickness of 1200 mm is epitaxially grown on the p-layer 16 that will become the drain by CVD. This selective growth of Si is performed using SiH4 gas diluted with H2 at 500° C. under IPa conditions.
次いで、第２図（ｄ）に示す如く、全面に厚さ３００入
のＮｉ膜１９を蒸着形成する。次いで、３５０℃，３０
分のＡｒ中の熱処理及び８５０℃．ｌＯ分の熱処理を行
い、第２図（ｅ）に示す如く、厚さ１０００入のＮｉＳ
ｉ２層（金属一半導体合金層）２０を形成し、未反応の
Ｎｉ膜１９をＨ２０２＋ＨＣ １ ＋Ｈ２ ０混合液で
除去する。さらに、Ｓｉ層１８をｐ９型とするため、Ｂ
＋イオンを加速電圧１０ｋｅＶでＩ Ｘ １０”ｃｍ−
”注入し、８５０℃，３０分の熱処理を行う。Next, as shown in FIG. 2(d), a Ni film 19 having a thickness of 300 μm is deposited over the entire surface. Then, 350°C, 30
Heat treatment in Ar for 850°C. After heat treatment for 1O, as shown in Fig. 2(e), a NiS film with a thickness of 1000
An i2 layer (metal-semiconductor alloy layer) 20 is formed, and the unreacted Ni film 19 is removed with a H202+HC1+H20 mixed solution. Furthermore, since the Si layer 18 is of p9 type, B
+ ions at an accelerating voltage of 10 keV at I x 10"cm-
``Pouring and heat treatment at 850°C for 30 minutes.
かくして製造されるＭＯＳＩ−ランジスタにおいては、
ｐ − ｌｍ １ ６はゲート側壁部下で０，１μ１程
度であり、ＮｉＳｉ２貼り付部は、ｌ０００λのＮｉＳ
ｉ，層２０下に２００入のｐ＋ドーブＳｉ層１８′、そ
の下に０．１μｍのｐ一層１６が形成される。そして、
この製造方法により形成したＭＯＳ｝ランジスタは、ゲ
ート長０．ｌμｍまで正常に動作した。In the MOSI transistor thus manufactured,
p-lm16 is about 0.1 μ1 under the gate side wall, and the NiSi2 bonding part is NiS of l000λ.
A 200-layer p+ doped Si layer 18' is formed below the i layer 20, and a 0.1 μm p+ doped Si layer 16 is formed thereunder. and,
The MOS transistor formed by this manufacturing method has a gate length of 0. It operated normally down to 1 μm.
このように本実施例によれば、ｐ一不純物拡散層１６上
に単結晶Ｓｔ層１８を形成し、このＳｔ層ｌ８とＮｉ膜
ｌ９とを合金化してＮｊＳｆ２層２０を形成しているの
で、シリサイドにより基板Ｓｉが浸蝕されることはない
。従って、ｐ一層１６を十分薄く、且つＮｉＳｉ２層２
０を比較的厚く形成することができ、低抵抗で浅いソー
ス・ドレインを持つ微細ＭＯＳ｝ランジスタを実現する
ことが可能となり、微細ＭＯＳトランジスタの性能向上
に寄与することができる。具体的には、微細ＭＯＳ｝ラ
ンジスタのショートチャネル効果を抑制することができ
、且つソース・ドレイン領域の低抵抗化及び寄生容量の
低減化をはかり得る。また、製造工程としては、従来方
法に単結晶Ｓｉ層１８を成長する工程を付加するのみで
よく、簡易に実現し得る等の利点もある。As described above, according to this embodiment, the single crystal St layer 18 is formed on the p-impurity diffusion layer 16, and the NjSf2 layer 20 is formed by alloying the St layer l8 and the Ni film l9. The substrate Si is not corroded by the silicide. Therefore, the p layer 16 is made sufficiently thin, and the NiSi layer 2
0 can be formed relatively thick, it becomes possible to realize a fine MOS transistor with low resistance and shallow source/drain, and it can contribute to improving the performance of fine MOS transistors. Specifically, the short channel effect of a fine MOS transistor can be suppressed, and the resistance and parasitic capacitance of the source/drain regions can be reduced. Further, as for the manufacturing process, it is only necessary to add the step of growing the single crystal Si layer 18 to the conventional method, which has the advantage of being easily realized.
第３図は本発明の他の実施例を説明するための工程断面
図である。なお、第２図と同一部分には同一符号を付し
て、その詳しい説明は省略する。FIG. 3 is a process sectional view for explaining another embodiment of the present invention. Note that the same parts as in FIG. 2 are given the same reference numerals, and detailed explanation thereof will be omitted.
この実施例が先に説明した実施例と異なる点は、Ｓｉ層
の選択成長方法にある。この実施例では、まず前記第２
図（ａ）（ｂ）に示す工程の後、第３図（ａ）に示す如
く全面に厚さ２０００入のＳｎ膜２１を蒸着する。次い
で、４５０℃にて１０Ｐａの条件でＳｉＨ４を導入し、
第３図（ｂ）に示す如く、Ｓｎ膜２１の下のＳｔ表面露
出部にのみ厚さｌ２００入の単結晶Ｓｉ層２２を選択成
長させる。This embodiment differs from the previously described embodiments in the selective growth method of the Si layer. In this embodiment, first, the second
After the steps shown in FIGS. 3(a) and 3(b), a Sn film 21 having a thickness of 2000 μm is deposited on the entire surface as shown in FIG. 3(a). Next, SiH4 was introduced at 450°C and 10Pa,
As shown in FIG. 3(b), a single-crystal Si layer 22 with a thickness of 1200 mm is selectively grown only on the exposed portion of the St surface under the Sn film 21.
このとき、Ｓｎ膜２１は融点が１５０〜２００℃と低い
ので、上記温度では溶融状態となり、Ｓｉはこの溶融Ｓ
ｎを突き抜けて下地Ｓｉ表面に成長することになる。な
お、Ｓｎの代わりには、■，■又はＶ族に属する元素か
らなる低融点膜を用いることができる。At this time, since the Sn film 21 has a low melting point of 150 to 200°C, it is in a molten state at the above temperature, and Si is absorbed by this molten S.
It penetrates through n and grows on the surface of the underlying Si. Note that instead of Sn, a low melting point film made of an element belonging to group 1, 2 or V can be used.
これ以降は、Ｓｎ膜２１を除去したのち、先の実施例と
同様に（第２図 （Ｃ）〜（ｅ））シリサイド形成，ソ
ース・ドレイン形成を行うことにより、ＭＯＳトランジ
スタが完或する。ここで、Ｓｎ膜２１を除去した状態は
前記第２図（ｅ）と同様であり、従って先の実施例と同
様に低抵抗で浅いソース・ドレインを持つ微細ＭＯＳ｝
ランジスタを実現することが可能となる。Thereafter, after removing the Sn film 21, silicide formation and source/drain formation are performed in the same manner as in the previous embodiment (FIG. 2(C) to (e)), thereby completing the MOS transistor. Here, the state in which the Sn film 21 is removed is the same as that shown in FIG.
It becomes possible to realize a transistor.
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記単結晶半導体層上に形成する金属膜
は、Ｎｉに限るものではなくシリサイド化する金属であ
ればよい。実施例では、シリサイド合金層下に形成した
ｐ＋層及びｐ一層は各々 ２００入， １０００入であ
るが、ｏ．ｉμｍ近傍以下のｐ ＋ ／ ｎ又はｎ ＋
／ ｐ接合の場合、合金層の下端が平坦であることが
望ましい。Note that the present invention is not limited to the embodiments described above. For example, the metal film formed on the single crystal semiconductor layer is not limited to Ni, but may be any metal that can be turned into silicide. In the example, the p+ layer and p-layer formed under the silicide alloy layer have 200 layers and 1000 layers, respectively, but the o. p + / n or n + near iμm or less
/ In the case of a p-junction, it is desirable that the lower end of the alloy layer be flat.
それ故、形成するシリサイドとしてはエビタキシャル成
長するシリサイド、例えばＮ ｉＳ ｌ ２ １ＣｏＳ
ｉ２，Ｐｄ２ Ｓｔ，ＰｔＳｉ等が望ましい。Therefore, the silicide to be formed is a silicide that grows epitaxially, for example, NiS l 2 1CoS.
i2, Pd2 St, PtSi, etc. are preferable.
また、実施例では単結晶半導体層を形成した後にイオン
注入により第２導電型としたが、予め不純物を導入させ
ておき第２導電型半導体層を形成するようにしてもよい
。さらに、本発明はＭＯＳ｝ランジスタの製造に限らず
、電極構造の異なる他のＦＥＴ，例えばショットキー接
合型ＦＥＴ或いはＭＩＳ構造ＦＥＴにも適用できる。こ
れ以外にもまた本発明は、コンタクトホールにおける拡
散層と配線層との接続に適用することも可能である。そ
の他、本発明の要旨を逸脱しない範囲で、種々変形して
実施することができる。Further, in the embodiment, the single crystal semiconductor layer is formed and then made into the second conductivity type by ion implantation, but impurities may be introduced in advance to form the second conductivity type semiconductor layer. Further, the present invention is not limited to manufacturing MOS transistors, but can also be applied to other FETs with different electrode structures, such as Schottky junction FETs or MIS structure FETs. In addition to this, the present invention can also be applied to connection between a diffusion layer and a wiring layer in a contact hole. In addition, various modifications can be made without departing from the gist of the present invention.
［発明の効果］
以上詳述したように本発明によれば、不純物拡散層の上
に単結晶半導体層を形成し、この半導体層と金属とでシ
リサイド合金層を形成するようにしているので、もとも
との半導体基板表面層を浸蝕することなく合金層を形成
することができる。従って、不純物拡散層を浅く形成で
きるのと共に、その低抵抗化をはかり得、微細ＭＯＳト
ランジスタのショートチャネル効果の抑制，低抵抗化及
び寄生容量の低減等に寄与することが可能である。[Effects of the Invention] As detailed above, according to the present invention, a single crystal semiconductor layer is formed on an impurity diffusion layer, and a silicide alloy layer is formed with this semiconductor layer and metal. The alloy layer can be formed without corroding the original surface layer of the semiconductor substrate. Therefore, the impurity diffusion layer can be formed shallowly and its resistance can be reduced, which can contribute to suppressing short channel effects, lowering resistance, and reducing parasitic capacitance of fine MOS transistors.
第１図は本発明の作用を説明するためのもので拡散層と
合金層との接続部構或を示す断面図、第２図は本発明の
一実施例に係わる半導体装置の製造工程を示す断面図、
第３図は本発明の他の実施例を説明するための工程断面
図、第４図は従来の半導体装置の製造工程を示す断面図
、第５図は従来の問題点を説明するための断面図である
。
１．１１−ｎ型Ｓｉ基板
（第１導電型半導体基板）、
１２・・・フィールド酸化膜、
１３・・・ゲート酸化一膜、
１４・・・ゲート電極、
２．１５・・・ＳｉＯ２膜、
３．１６・・・ｐ一層
（第２導電型不純物拡散層）、
１７・・・側壁絶縁膜、
４，１８．２２・・・単結晶Ｓｉ層
（第２導電型半導体層）、
１つ・・・Ｎｉ膜（金属膜）、
５，２０・・・ＮｉＳｉ２層（合金層）、２１・・・Ｓ
ｎ膜。
第１図FIG. 1 is a cross-sectional view showing the structure of a connection between a diffusion layer and an alloy layer, for explaining the operation of the present invention, and FIG. 2 shows a manufacturing process of a semiconductor device according to an embodiment of the present invention. cross section,
FIG. 3 is a cross-sectional view of the process for explaining another embodiment of the present invention, FIG. 4 is a cross-sectional view of the manufacturing process of a conventional semiconductor device, and FIG. 5 is a cross-sectional view for explaining the problems of the conventional method. It is a diagram. 1.11-n-type Si substrate (first conductivity type semiconductor substrate), 12... Field oxide film, 13... Gate oxide film, 14... Gate electrode, 2.15... SiO2 film, 3.16...P single layer (second conductivity type impurity diffusion layer), 17...side wall insulating film, 4,18.22...single crystal Si layer (second conductivity type semiconductor layer), one. ...Ni film (metal film), 5,20...NiSi2 layer (alloy layer), 21...S
n membrane. Figure 1
Claims (2)
た第２導電型不純物拡散層と、これらの拡散層間のチャ
ネル領域上にゲート絶縁膜を介して設けられたゲート電
極と、前記拡散層上に選択的に設けられた第２導電型半
導体層と、この半導体層上に設けられた該半導体と金属
との合金層とを具備してなることを特徴とする半導体装
置。(1) a second conductivity type impurity diffusion layer provided spaced apart on the surface of the first conductivity type semiconductor substrate; a gate electrode provided on the channel region between these diffusion layers via a gate insulating film; A semiconductor device comprising: a second conductivity type semiconductor layer selectively provided on a diffusion layer; and an alloy layer of the semiconductor and a metal provided on the semiconductor layer.
不純物拡散層を形成する工程と、前記拡散層上に半導体
層をエピタキシャル成長する工程と、前記半導体層の一
部を浸蝕するべく金属−半導体合金層を自己整合的に形
成する工程とを含むことを特徴とする半導体装置の製造
方法。(2) forming a second conductivity type impurity diffusion layer on a part of the surface of the first conductivity type semiconductor substrate; epitaxially growing a semiconductor layer on the diffusion layer; and corroding a part of the semiconductor layer. 1. A method of manufacturing a semiconductor device, comprising: forming a metal-semiconductor alloy layer in a self-aligned manner.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16012089A JPH0324733A (en) | 1989-06-22 | 1989-06-22 | Semiconductor device and manufacture thereof |
| US07/821,894 US5217923A (en) | 1989-02-13 | 1992-01-15 | Method of fabricating a semiconductor device having silicided source/drain regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16012089A JPH0324733A (en) | 1989-06-22 | 1989-06-22 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0324733A true JPH0324733A (en) | 1991-02-01 |
Family
ID=15708298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16012089A Pending JPH0324733A (en) | 1989-02-13 | 1989-06-22 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0324733A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268317A (en) * | 1991-11-12 | 1993-12-07 | Siemens Aktiengesellschaft | Method of forming shallow junctions in field effect transistors |
| US6344388B1 (en) | 1998-12-25 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
-
1989
- 1989-06-22 JP JP16012089A patent/JPH0324733A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268317A (en) * | 1991-11-12 | 1993-12-07 | Siemens Aktiengesellschaft | Method of forming shallow junctions in field effect transistors |
| US6344388B1 (en) | 1998-12-25 | 2002-02-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7396767B2 (en) | Semiconductor structure including silicide regions and method of making same | |
| JPH10284728A (en) | Manufacture of mosfet having cobalt silicide film | |
| JPH09504411A (en) | Self-aligned CMOS process | |
| US5846869A (en) | Method of manufacturing semiconductor integrated circuit device | |
| JPH09502053A (en) | Bipolar transistor process | |
| US6765269B2 (en) | Conformal surface silicide strap on spacer and method of making same | |
| JPH09320988A (en) | Semiconductor device and its manufacture | |
| US6255181B1 (en) | Method for fabricating MOS semiconductor device having salicide region and LDD structure | |
| JPS60202965A (en) | Method of producing improved oxide defined transistor and structure obtained as its result | |
| US6221760B1 (en) | Semiconductor device having a silicide structure | |
| JP2000091561A (en) | Semiconductor device and manufacture thereof | |
| JPH0324733A (en) | Semiconductor device and manufacture thereof | |
| JP4730993B2 (en) | Method for forming conductive line of semiconductor element | |
| JP3166911B2 (en) | Method for manufacturing semiconductor device | |
| JPH10209291A (en) | Manufacture of mos type semiconductor device | |
| JP2017168684A (en) | Silicon carbide semiconductor device, and method for manufacturing silicon carbide semiconductor device | |
| JP2940492B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6221725B1 (en) | Method of fabricating silicide layer on gate electrode | |
| JP3110054B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20080054370A1 (en) | Semiconductor device and method of fabricating the same | |
| JPH0542137B2 (en) | ||
| JP3033521B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0564469B2 (en) | ||
| JP3639745B2 (en) | Manufacturing method of semiconductor device | |
| JP2616551B2 (en) | Semiconductor device and manufacturing method thereof |