JP3033521B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＭＯＳ型電界効果トランジスタ
（ＭＯＳＦＥＴ）及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a MOS field effect transistor (MOSFET) and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来、ＭＯＳＦＥＴでは、ゲート電極の
低抵抗化のためにゲート電極上に金属シリサイド膜を形
成した構造が用いられている（特開平１−３０３７５９
号、１９９３・インターナショナル・エレクトロン・デ
バイセス・コンファレンスのテクニカル・ダイジェス
ト、３２５〜３２８頁、１９９３年１２月６日、１９９
３・インターナショナル・エレクトロン・デバイセス・
コンファレンスのテクニカル・ダイジェスト、３２９〜
３３２頁、１９９３年１２月６日、１９９５・ＩＥＥＥ
・Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ、第４２巻、第５号、９１５〜９２２
頁、１９９５年５月３１日）。2. Description of the Related Art Conventionally, a MOSFET has a structure in which a metal silicide film is formed on a gate electrode in order to reduce the resistance of the gate electrode (JP-A-1-303759).
Issue, 1993 International Electron Devices Conference Technical Digest, pp. 325-328, December 6, 1993, 199.
3 International Electron Devices
Conference Technical Digest, 329-
332 pages, December 6, 1993, 1995 IEEE
・ Transactions on Electron
Devices, Vol. 42, No. 5, 915-922
P., May 31, 1995).
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、ポリシ
リコン膜上に金属シリサイド膜を形成した後にゲート電
極エッチングを実施するポリサイド構造ＭＯＳＦＥＴで
は、微細化に対応できなくなりつつある。However, a MOSFET having a polycide structure in which a gate electrode is etched after a metal silicide film is formed on a polysilicon film has become unable to cope with miniaturization.
【０００４】そこで、単一のポリシリコン膜をゲート電
極エッチングした後、金属膜を形成し、次いでゲート多
結晶シリコン膜上でシリコン膜と金属膜をシリサイド化
反応させ、金属シリサイド膜を形成するサリサイド構造
ＭＯＳＦＥＴが開発されてきた。Therefore, after etching a single polysilicon film with a gate electrode, a metal film is formed, and then the silicon film and the metal film are silicided on the gate polycrystalline silicon film to form a metal silicide film. Structural MOSFETs have been developed.
【０００５】このサリサイド構造ＭＯＳＦＥＴでは、１
９９５・ＩＥＥＥ・Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓの第４２巻、第５号
の９１５〜９２２頁、１９９５年に示されているよう
に、ゲート絶縁膜側壁上ヘの金属シリサイド膜のせり上
がりのために、ゲート電極とソース／ドレイン間が電気
的に短絡しやすいという問題があり、この問題を克服す
るためにシリサイド化熱処理を２段階に分けて実施して
いた。ところが、微細化により金属膜あるいはシリサイ
ド膜の薄膜化が進み、せり上がりによる電気的短絡は問
題ではなくなっている。In this salicide structure MOSFET, 1
995 ・ IEEE ・ Transactions on
As shown in Electron Devices, Vol. 42, No. 5, pp. 915-922, 1995, the metal silicide film rises on the side wall of the gate insulating film, so that the distance between the gate electrode and the source / drain is increased. However, in order to overcome this problem, the heat treatment for silicidation has been performed in two stages. However, thinning of a metal film or a silicide film has progressed due to miniaturization, and electrical shorting due to rising is no longer a problem.
【０００６】しかしながら、新たな問題として、ゲート
絶縁膜の絶縁破壊による電気的短絡が生じてきている。
図６に、ゲート絶縁膜中に絶縁破壊点９が発生した状態
を模式的に示す。この絶縁破壊は、デバイスの微細化に
伴うゲート絶縁膜の薄膜化とゲート電極の薄膜化に起因
した金属元素のゲート絶縁膜中への拡散が原因である。
すなわち、従来の１μｍ以上のゲート長であるＭＯＳＦ
ＥＴでは、ゲート絶縁膜は１０ｎｍ以上と厚く、ゲート
多結晶シリコン膜も６００〜８００ｎｍと厚かった。し
かし、ゲート長が０．２５μｍ以下の微細なＭＯＳＦＥ
Ｔでは、ゲート絶縁膜は８ｎｍ以下と薄く、ゲート多結
晶シリコン膜も１００〜２００ｎｍと薄くなってきてお
り、この薄膜化が、新しい故障モードを顕在化させてき
ている。[0006] However, as a new problem, an electrical short circuit has been caused by dielectric breakdown of the gate insulating film.
FIG. 6 schematically shows a state where a dielectric breakdown point 9 has occurred in the gate insulating film. This dielectric breakdown is caused by the diffusion of a metal element into the gate insulating film due to the thinning of the gate insulating film accompanying the miniaturization of the device and the thinning of the gate electrode.
That is, the conventional MOSF having a gate length of 1 μm or more
In ET, the gate insulating film was as thick as 10 nm or more, and the gate polycrystalline silicon film was also as thick as 600 to 800 nm. However, a fine MOSFE with a gate length of 0.25 μm or less
In T, the thickness of the gate insulating film is as thin as 8 nm or less, and the thickness of the gate polycrystalline silicon film is also as thin as 100 to 200 nm. This thinning has revealed a new failure mode.
【０００７】そこで本発明の目的は、半導体装置の微細
化にともなうゲート電極とソース／ドレイン間の電気的
短絡が防止され、信頼性が高められた半導体装置を提供
することである。また、このようなデバイスを容易に作
製できる製造方法を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having improved reliability by preventing an electrical short circuit between a gate electrode and a source / drain due to miniaturization of the semiconductor device. Another object of the present invention is to provide a manufacturing method capable of easily manufacturing such a device.
【０００８】[0008]
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。Means for Solving the Problems The present inventor has made various studies in order to achieve the above object, and as a result, completed the present invention.
【０００９】本発明は、一導電型半導体基板上に、素子
形成領域を区画する素子分離領域と、該素子形成領域の
表面に設けられたゲート絶縁膜と、該ゲート絶縁膜上に
設けられ結晶粒界にガス元素が充填され且つ結晶粒径が
層厚方向に異なる領域を有する多結晶シリコン及び金属
シリサイド膜を有するゲート電極と、該ゲート電極に整
合して前記素子形成領域に設けられた逆導電型のソース
・ドレイン領域を有することを特徴とする半導体装置に
関する。According to the present invention, there is provided an element isolation region for partitioning an element formation region on a semiconductor substrate of one conductivity type, a gate insulating film provided on a surface of the element formation region, and a crystal provided on the gate insulating film. The grain boundary is filled with a gas element and the crystal grain size is
And characterized in that it has a gate electrode having a polycrystalline silicon and a metal silicide film having different regions in the layer thickness direction, the source-drain regions of the opposite conductivity type provided in the element forming region in alignment with said gate electrode Semiconductor device.
【００１０】また本発明は、半導体基板上に素子分離領
域を形成する工程と、半導体基板上にゲート絶縁膜を形
成する工程と、ガス元素を含有した雰囲気中で結晶粒界
にガス元素が充填された多結晶シリコン膜を成長する工
程と、該多結晶シリコン膜上とソース／ドレイン領域上
に金属シリサイド膜を形成する工程を含むことを特徴と
する半導体装置の製造方法に関する。Further, the present invention provides a process for forming an element isolation region on a semiconductor substrate, a process for forming a gate insulating film on a semiconductor substrate, and filling a crystal grain boundary with a gas element in an atmosphere containing the gas element. And a method of forming a metal silicide film on the polycrystalline silicon film and on the source / drain regions.
【００１１】本発明は、ゲートポリシリコン電極中での
金属元素の拡散実験結果に基づくものである。従来の多
結晶シリコン膜では、金属元素の拡散は極めて速かっ
た。一方、低バイアス条件かつ窒素ガス１ｓｃｃｍ流量
でのバイアスＣＶＤ法により堆積した多結晶シリコン膜
では、図７に示すように金属元素の拡散速度が著しく低
下した。この結果は、多結晶シリコン中の結晶粒界に窒
素が充填されたために、金属元素の拡散が抑制されたた
めである。同様の結果は、酸素ガスやアルゴンガスにつ
いても得られた。The present invention is based on the results of an experiment on diffusion of a metal element in a gate polysilicon electrode. In a conventional polycrystalline silicon film, diffusion of a metal element was extremely fast. On the other hand, in the polycrystalline silicon film deposited by the bias CVD method under a low bias condition and a nitrogen gas flow rate of 1 sccm, the diffusion rate of the metal element was significantly reduced as shown in FIG. This result is because diffusion of the metal element was suppressed because nitrogen was filled in the crystal grain boundaries in the polycrystalline silicon. Similar results were obtained for oxygen gas and argon gas.
【００１２】このような多結晶シリコン膜をゲート電極
として用いることにより、サリサイド構造デバイスでの
電気的短絡は著しく改善された。したがって、本発明
は、結晶粒界にガス元素を充填した多結晶シリコン膜を
ゲート電極としたデバイス構造にすることによって、デ
バイスの信頼性を向上できる。By using such a polycrystalline silicon film as a gate electrode, an electrical short circuit in a salicide structure device has been remarkably improved. Therefore, according to the present invention, the reliability of the device can be improved by using a polycrystalline silicon film in which the crystal grain boundary is filled with a gas element as a gate electrode.
【００１３】[0013]
【発明の実施の形態】以下、本発明の実施の形態を挙げ
て詳細に説明する。Embodiments of the present invention will be described below in detail.
【００１４】図１は、本発明の半導体装置を示すＭＯＳ
ＦＥＴの模式的断面図である。ゲート電極のゲート多結
晶シリコン膜４は、その結晶粒界にガス元素８が充填さ
れている。このガス元素は、製造時にガス状で供給でき
るものであってシリコン結晶粒界に安定に偏析する元素
であり、中でも、アルゴン、窒素または酸素の少なくと
も一つで構成されるものが好ましい。このゲート多結晶
シリコン膜４の上にはシリサイド化反応により形成され
た金属シリサイド膜５がある。本実施形態のＭＯＳＦＥ
Ｔでは、金属シリサイド膜からゲート絶縁膜３中ヘの金
属元素の拡散は、ゲート多結晶シリコン膜中の結晶粒界
のガス元素により防止され、ゲート絶縁膜の絶縁破壊は
生じない。FIG. 1 shows a MOS device showing a semiconductor device according to the present invention.
FIG. 2 is a schematic sectional view of an FET. The gate polycrystalline silicon film 4 of the gate electrode is filled with a gas element 8 at the crystal grain boundaries. This gas element can be supplied in a gaseous state at the time of production and is an element that is stably segregated at the silicon crystal grain boundary. Among them, an element composed of at least one of argon, nitrogen, and oxygen is preferable. On this gate polycrystalline silicon film 4, there is a metal silicide film 5 formed by a silicidation reaction. MOSFE of this embodiment
At T, the diffusion of the metal element from the metal silicide film into the gate insulating film 3 is prevented by the gas element at the crystal grain boundary in the gate polycrystalline silicon film, and the dielectric breakdown of the gate insulating film does not occur.
【００１５】図２は、本発明の半導体装置の他の実施の
形態を示すＭＯＳＦＥＴの模式的断面図である。ゲート
多結晶シリコン膜４は、結晶粒界にはガス元素が充填さ
れ、かつゲート絶縁膜側では大粒径の結晶領域４ａを、
金属シリサイド膜側では小粒径の結晶領域４ｂを有して
いる。このようなゲート多結晶シリコン膜４上に金属シ
リサイド膜５が形成されている。本実施形態では、金属
シリサイド膜からゲート絶縁膜中ヘの金属元素の拡散
は、ゲート多結晶シリコン膜中の結晶粒界がゲート絶縁
膜近傍では減少するとともに、結晶粒界中のガス元素に
より防止され、その結果、ゲート絶縁膜の絶縁破壊が起
きることのないＭＯＳＦＥＴが得られる。FIG. 2 is a schematic cross-sectional view of a MOSFET showing another embodiment of the semiconductor device of the present invention. In the gate polycrystalline silicon film 4, a crystal element is filled in a crystal grain boundary and a crystal region 4a having a large grain size is formed on the gate insulating film side.
On the metal silicide film side, there is a crystal region 4b having a small grain size. On such a gate polycrystalline silicon film 4, a metal silicide film 5 is formed. In this embodiment, the diffusion of the metal element from the metal silicide film into the gate insulating film is prevented by the gas element in the crystal grain boundary while the crystal grain boundary in the gate polycrystalline silicon film is reduced near the gate insulating film. As a result, a MOSFET in which dielectric breakdown of the gate insulating film does not occur can be obtained.
【００１６】次に、図３を用いて、本発明の半導体装置
の製造方法の実施の形態を説明する。まず、シリコン基
板１上に素子分離領域２を形成し、ゲート絶縁膜３を形
成する（図３（ａ））。次に、アルゴン雰囲気、バイア
ス電圧−５０Ｖ〜−１００Ｖの条件でバイアススパッタ
法により、結晶粒界にアルゴンのガス元素８が充填され
た多結晶シリコン膜を堆積し、通常のリソグラフィ工程
とエッチング工程により、ゲート多結晶シリコン膜４を
形成する（図３（ｂ））。次いで、このゲート多結晶シ
リコン膜４にＳｉＯ2からなるゲート側壁絶縁膜６を形
成した後、このゲート多結晶シリコン膜４とシリコン基
板にヒ素あるいはＢＦ2をイオン注入し、さらに金属膜
を１０〜５０ｎｍ堆積する。続いて、熱処理により金属
膜をシリサイド化し、ゲート電極とソース／ドレイン領
域７上にのみ、自己整合的に金属シリサイド膜５を形成
し、ＭＯＳＦＥＴを完成する（図３（ｃ））。Next, an embodiment of a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG. First, an element isolation region 2 is formed on a silicon substrate 1, and a gate insulating film 3 is formed (FIG. 3A). Next, a polycrystalline silicon film filled with an argon gas element 8 is deposited on the crystal grain boundaries by a bias sputtering method under an argon atmosphere and a bias voltage of −50 V to −100 V, and a normal lithography step and an etching step are performed. Then, a gate polycrystalline silicon film 4 is formed (FIG. 3B). Next, after forming a gate sidewall insulating film 6 made of SiO 2 on the gate polycrystalline silicon film 4, arsenic or BF 2 is ion-implanted into the gate polycrystalline silicon film 4 and the silicon substrate. Deposit 50 nm. Subsequently, the metal film is silicidized by heat treatment, and the metal silicide film 5 is formed only on the gate electrode and the source / drain region 7 in a self-aligned manner, thereby completing the MOSFET (FIG. 3C).
【００１７】次に、図４を用いて、本発明の半導体装置
の製造方法の第２の実施形態を説明する。Next, a second embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
【００１８】まず、シリコン基板１上に素子分離領域２
を形成し、ゲート酸化膜３を形成する（図４（ａ））。
次に、アルゴンと１〜５％窒素あるいは酸素の雰囲気、
バイアス電圧−１０Ｖ〜−５０Ｖの条件でバイアスＣＶ
Ｄ法により、結晶粒界にアルゴン、窒素あるいは酸素の
ガス元素８が充填された多結晶シリコン膜を堆積し、通
常のリソグラフィ工程とエッチング工程により、ゲート
多結晶シリコン膜４を形成する（図４（ｂ））。次い
で、このゲート多結晶シリコン膜４にＳｉＯ2からなる
ゲート側壁絶縁膜６を形成した後、このゲート多結晶シ
リコン膜とシリコン基板にヒ素あるいはＢＦ2をイオン
注入し、さらに金属膜を１０〜５０ｎｍ堆積する。続い
て、熱処理により金属膜をシリサイド化し、ゲート電極
とソース／ドレイン領域７上にのみ、自己整合的に金属
シリサイド膜５を形成し、ＭＯＳＦＥＴを完成する（図
４（ｃ））。First, an element isolation region 2 is formed on a silicon substrate 1.
Is formed, and a gate oxide film 3 is formed (FIG. 4A).
Next, an atmosphere of argon and 1 to 5% nitrogen or oxygen,
Bias CV under the condition of bias voltage -10V to -50V
By a method D, a polycrystalline silicon film filled with a gas element 8 of argon, nitrogen or oxygen is deposited on a crystal grain boundary, and a gate polycrystalline silicon film 4 is formed by a normal lithography process and an etching process (FIG. 4). (B)). Next, after forming a gate sidewall insulating film 6 made of SiO 2 on the gate polycrystalline silicon film 4, arsenic or BF 2 is ion-implanted into the gate polycrystalline silicon film and the silicon substrate. accumulate. Subsequently, the metal film is silicidized by heat treatment, and the metal silicide film 5 is formed only on the gate electrode and the source / drain region 7 in a self-aligned manner, thereby completing the MOSFET (FIG. 4C).
【００１９】次に、図５を用いて、本発明の半導体装置
の製造方法の第３の実施の形態を説明する。Next, a third embodiment of the method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
【００２０】まず、シリコン基板１上に素子分離領域２
を形成し、ゲート酸化膜３を形成する（図５（ａ））。
次に、アルゴンと１〜５％窒素あるいは酸素の雰囲気、
バイアス電圧０Ｖの条件でバイアスＣＶＤ法により、結
晶粒径が大きくかつ結晶粒界にアルゴン、窒素あるいは
酸素８が充填されたゲート多結晶シリコン膜４ａを堆積
し、続いて連続的にバイアス電圧を−１０〜−１００Ｖ
に変えたバイアスＣＶＤ法により、結晶粒径が小さくか
つ結晶粒界にアルゴン、窒素あるいは酸素が充填された
ゲート多結晶シリコン膜４ｂを堆積し、通常のリソグラ
フィ工程とエッチング工程により、ゲート多結晶シリコ
ン膜４を形成する（図５（ｂ））。次いで、このゲート
多結晶シリコン膜４にＳｉＯ2からなるゲート側壁絶縁
膜６を形成した後、このゲート多結晶シリコン膜とシリ
コン基板にヒ素あるいはＢＦ2をイオン注入し、さらに
金属膜を１０〜５０ｎｍ堆積する。続いて、熱処理によ
り金属膜をシリサイド化し、ゲート電極とソース／ドレ
イン領域７上にのみ、自己整合的に金属シリサイド膜５
を形成し、ＭＯＳＦＥＴを完成する（５図（ｃ））。First, an element isolation region 2 is formed on a silicon substrate 1.
Is formed to form a gate oxide film 3 (FIG. 5A).
Next, an atmosphere of argon and 1 to 5% nitrogen or oxygen,
A gate polycrystalline silicon film 4a having a large crystal grain size and filled with argon, nitrogen, or oxygen 8 is deposited on the crystal grain boundaries by a bias CVD method under the condition of a bias voltage of 0 V. 10-100V
A gate polycrystalline silicon film 4b having a small crystal grain size and filled with argon, nitrogen or oxygen at the crystal grain boundaries is deposited by the bias CVD method, and the gate polycrystalline silicon film is formed by ordinary lithography and etching processes. The film 4 is formed (FIG. 5B). Next, after forming a gate sidewall insulating film 6 made of SiO 2 on the gate polycrystalline silicon film 4, arsenic or BF 2 is ion-implanted into the gate polycrystalline silicon film and the silicon substrate. accumulate. Subsequently, the metal film is silicided by heat treatment, and the metal silicide film 5 is self-aligned only on the gate electrode and the source / drain regions 7.
Is formed to complete the MOSFET (FIG. 5 (c)).
【００２１】[0021]
【実施例】以下、本発明を実施例によりさらに説明する
が、本発明はこれらに限定するものではない。EXAMPLES The present invention will be further described below with reference to examples, but the present invention is not limited to these examples.
【００２２】実施例１ 図１は、本発明の半導体装置の一実施例を示すＭＯＳＦ
ＥＴの模式的断面図である。このＭＯＳＦＥＴはゲート
長が０．２５μｍ、ゲート酸化膜厚は６ｎｍである。ゲ
ート電極は、２００ｎｍ厚のゲート多結晶シリコン膜４
と５０ｎｍ厚のチタンシリサイド膜５からなる。ゲート
多結晶シリコン膜４は、その結晶粒界に窒素８が充填さ
れた構造を有する。その上層の金属シリサイド膜５は、
シリサイド化反応により形成されたチタンシリサイド膜
である。Embodiment 1 FIG. 1 shows a MOSF showing an embodiment of a semiconductor device according to the present invention.
FIG. 3 is a schematic sectional view of the ET. This MOSFET has a gate length of 0.25 μm and a gate oxide film thickness of 6 nm. The gate electrode is a gate polycrystalline silicon film 4 having a thickness of 200 nm.
And a 50 nm thick titanium silicide film 5. Gate polycrystalline silicon film 4 has a structure in which its crystal grain boundaries are filled with nitrogen 8. The upper metal silicide film 5 is
This is a titanium silicide film formed by a silicidation reaction.
【００２３】本実施例の半導体装置では、熱処理温度８
００度においてもゲート電極とソース／ドレインとの電
気的短絡が無かった。これは、ゲート電極上の金属シリ
サイド膜からゲート絶縁膜中ヘのチタンの拡散が、多結
晶シリコン中の結晶粒界の窒素により防止されたためで
ある。In the semiconductor device of this embodiment, the heat treatment temperature is 8
Even at 00 degrees, there was no electrical short circuit between the gate electrode and the source / drain. This is because the diffusion of titanium from the metal silicide film on the gate electrode into the gate insulating film was prevented by nitrogen at crystal grain boundaries in the polycrystalline silicon.
【００２４】実施例２ 図２は、本発明の半導体装置の他の実施例を示すＭＯＳ
ＦＥＴの模式的断面図である。このＭＯＳＦＥＴはゲー
ト長が０．１５μｍ、ゲート窒化酸化膜厚は４ｎｍであ
る。ゲート電極は、２００ｎｍ厚のゲート多結晶シリコ
ン膜４と２０ｎｍ厚のコバルトシリサイド膜５からな
る。ゲート多結晶シリコン膜４は、ゲート絶縁膜側の１
００ｎｍ厚の領域４ａは結晶粒径が５０ｎｍ以上と大き
く、金属シリサイド膜側の１００ｎｍ厚の領域４ｂは結
晶粒径が１０ｎｍ以下と小さい構造であるとともに、そ
の結晶粒界に酸素８が充填された構造を有する。また、
その上層の金属シリサイド膜５は、シリサイド化反応に
より形成されたコバルトシリサイド膜である。Embodiment 2 FIG. 2 shows another embodiment of a semiconductor device according to the present invention.
FIG. 2 is a schematic sectional view of an FET. This MOSFET has a gate length of 0.15 μm and a gate oxynitride film thickness of 4 nm. The gate electrode is composed of a gate polycrystalline silicon film 4 having a thickness of 200 nm and a cobalt silicide film 5 having a thickness of 20 nm. The gate polycrystalline silicon film 4 is formed on the gate insulating film side.
The region 4a with a thickness of 00 nm has a large crystal grain size of 50 nm or more, and the region 4b with a thickness of 100 nm on the metal silicide film side has a small structure with a crystal grain size of 10 nm or less, and the crystal grain boundary is filled with oxygen 8. Having a structure. Also,
The upper metal silicide film 5 is a cobalt silicide film formed by a silicidation reaction.
【００２５】本実施例の半導体装置では、熱処理温度７
００度においてもゲート電極とソース／ドレインとの電
気的短絡が無かった。これは、金属シリサイド膜からゲ
ート絶縁膜中ヘのコバルトの拡散が、多結晶シリコン中
の結晶粒界の酸素により防止されたためである。また、
ゲート多結晶シリコン膜中の結晶粒径の大小も寄与して
いる。In the semiconductor device of this embodiment, the heat treatment temperature is 7
Even at 00 degrees, there was no electrical short circuit between the gate electrode and the source / drain. This is because diffusion of cobalt from the metal silicide film into the gate insulating film was prevented by oxygen at the crystal grain boundaries in the polycrystalline silicon. Also,
The size of the crystal grain size in the gate polycrystalline silicon film also contributes.
【００２６】実施例３ 図３を用いて、本発明の半導体装置の製造方法の第１の
実施例を説明する。Embodiment 3 A first embodiment of the method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
【００２７】まず、素子分離領域２をＬＯＣＯＳ法によ
り形成したシリコン基板１上に、６ｎｍ厚のゲート酸化
膜３を熱酸化法により形成した（図３（ａ））。次に、
５ｍＴｏｒｒのアルゴン雰囲気、バイアス電圧−５０Ｖ
の条件でバイアススパッタ法により多結晶シリコン膜を
堆積し、通常のリソグラフィ工程とエッチング工程によ
り、ゲート長０．２５μｍのゲート多結晶シリコン膜４
を形成した（図３（ｂ））。次いで、このゲート多結晶
シリコン膜４にＳｉＯ2からなるゲート側壁絶縁膜６を
厚さ０．１μｍに形成した後、このゲート多結晶シリコ
ン膜とシリコン基板にヒ素を３×１０15ｃｍ-2、２０ｋ
ｅＶの条件あるいはＢＦ2を４×１０15ｃｍ-2、１０ｋ
ｅＶの条件でイオン注入し、さらに、チタン金属膜を厚
さ５０ｎｍ堆積した。続いて、７００℃の熱処理により
チタン金属膜をシリサイド化し、ゲート電極とソース／
ドレイン領域７上にのみ、自己整合的に金属シリサイド
膜５を形成し、ＭＯＳＦＥＴを完成した（図３
（ｃ））。First, a 6-nm-thick gate oxide film 3 was formed by thermal oxidation on a silicon substrate 1 in which element isolation regions 2 were formed by LOCOS (FIG. 3A). next,
5 mTorr argon atmosphere, bias voltage -50V
A polycrystalline silicon film is deposited by the bias sputtering method under the conditions described above, and the gate polycrystalline silicon film 4 having a gate length of 0.25 μm is formed by a usual lithography step and etching step.
Was formed (FIG. 3B). Then, after forming a gate side wall insulating film 6 made of SiO 2 to a thickness of 0.1 μm on the gate polycrystalline silicon film 4, arsenic is added to the gate polycrystalline silicon film and the silicon substrate at 3 × 10 15 cm −2 . 20k
eV conditions or BF 2 of 4 × 10 15 cm −2 , 10k
Ion implantation was performed under the condition of eV, and a titanium metal film was further deposited to a thickness of 50 nm. Subsequently, the titanium metal film is silicided by a heat treatment at 700 ° C.
A metal silicide film 5 was formed in a self-aligned manner only on the drain region 7 to complete a MOSFET (FIG. 3).
(C)).
【００２８】実施例４ 図４を用いて、本発明の半導体装置の製造方法の第２の
実施例を説明する。Embodiment 4 A second embodiment of the method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
【００２９】まず、素子分離領域２をトレンチ法により
形成したシリコン基板１上に、５ｎｍ厚のゲート酸化膜
３を熱酸化法により形成した（図４（ａ））。次に、５
ｍＴｏｒｒのアルゴン雰囲気、バイアス電圧−８０Ｖの
条件でバイアスＣＶＤ法により多結晶シリコン膜を堆積
し、通常のリソグラフィ工程とエッチング工程により、
ゲート長０．２μｍのゲート多結晶シリコン膜４を形成
した（図４（ｂ））。次いで、このゲート多結晶シリコ
ン膜４にＳｉＯ2からなるゲート側壁絶縁膜６を厚さ
０．０８μｍに形成した後、このゲート多結晶シリコン
膜とシリコン基板にヒ素を２×１０15ｃｍ-2、２０ｋｅ
Ｖの条件あるいはＢＦ2を２×１０15ｃｍ- 2、１０ｋｅ
Ｖの条件でイオン注入し、さらに、チタン金属膜を厚さ
４０ｎｍ堆積した。続いて、７００℃の熱処理によりチ
タン金属膜をシリサイド化し、ゲート電極とソース／ド
レイン領域７上にのみ、自己整合的に金属シリサイド膜
５を形成し、ＭＯＳＦＥＴを完成した（図４（ｃ））。First, a gate oxide film 3 having a thickness of 5 nm was formed on a silicon substrate 1 having an element isolation region 2 formed by a trench method by a thermal oxidation method (FIG. 4A). Next, 5
A polycrystalline silicon film is deposited by a bias CVD method under an atmosphere of mTorr in an argon atmosphere and a bias voltage of −80 V, and a normal lithography step and an etching step are performed.
A gate polycrystalline silicon film 4 having a gate length of 0.2 μm was formed (FIG. 4B). Next, a gate sidewall insulating film 6 made of SiO 2 is formed on the gate polycrystalline silicon film 4 to a thickness of 0.08 μm, and then arsenic is added to the gate polycrystalline silicon film and the silicon substrate at 2 × 10 15 cm −2 . 20ke
Conditions or BF 2 of V 2 × 10 15 cm - 2 , 10ke
Ion implantation was performed under the condition of V, and a titanium metal film was further deposited to a thickness of 40 nm. Subsequently, the titanium metal film was silicided by a heat treatment at 700 ° C., and a metal silicide film 5 was formed in a self-aligned manner only on the gate electrode and the source / drain regions 7 to complete the MOSFET (FIG. 4C). .
【００３０】実施例５ 図５を用いて、本発明の半導体装置の製造方法の第３の
実施例を説明する。Embodiment 5 A third embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
【００３１】まず、素子分離領域２をトレンチ法により
形成したシリコン基板１上に、４ｎｍ厚のゲート酸化膜
３を熱酸化法により形成した（図５（ａ））。次に、５
ｍＴｏｒｒのアルゴンと０．１ｍＴｏｒｒの窒素の混合
ガス雰囲気、バイアス電圧０Ｖの条件でバイアススパッ
タ法により多結晶シリコン膜４ａを厚さ１００ｎｍ堆積
し、続いてバイアス電圧−５０Ｖの条件でバイアススパ
ッタ法により多結晶シリコン膜４ｂを厚さ１００ｎｍ堆
積し、通常のリソグラフィ工程とエッチング工程によ
り、ゲート長０．１５μｍのゲート多結晶シリコン膜４
を形成した（図５（ｂ））。次いで、このゲート多結晶
シリコン膜４にＳｉＯ2からなるゲート側壁絶縁膜６を
厚さ０．０５μｍに形成した後、このゲート多結晶シリ
コン膜とシリコン基板にヒ素を１×１０15ｃｍ-22、１
０ｋｅＶの条件あるいはＢＦ2を１×１０15ｃｍ-2、５
ｋｅＶの条件でイオン注入し、さらに、チタン金属膜を
厚さ２０ｎｍ堆積した。続いて、７００℃の熱処理によ
りチタン金属膜をシリサイド化し、ゲート電極とソース
／ドレイン領域７上にのみ、自己整合的に金属シリサイ
ド膜５を形成し、ＭＯＳＦＥＴを完成した（図５
（ｃ））。First, a gate oxide film 3 having a thickness of 4 nm was formed on a silicon substrate 1 in which an element isolation region 2 was formed by a trench method by a thermal oxidation method (FIG. 5A). Next, 5
A polycrystalline silicon film 4a is deposited to a thickness of 100 nm by a bias sputtering method in a mixed gas atmosphere of mTorr argon and nitrogen of 0.1 mTorr and a bias voltage of 0 V. A crystalline silicon film 4b is deposited to a thickness of 100 nm, and the gate polycrystalline silicon film 4 having a gate length of 0.15 μm is formed by ordinary lithography and etching processes.
Was formed (FIG. 5B). Then, after forming a gate side wall insulating film 6 made of SiO 2 to a thickness of 0.05 μm on the gate polycrystalline silicon film 4, arsenic is added to the gate polycrystalline silicon film and the silicon substrate at 1 × 10 15 cm −22 , 1
0 keV condition or BF 2 of 1 × 10 15 cm −2 , 5
Ion implantation was performed under keV conditions, and a titanium metal film was further deposited to a thickness of 20 nm. Subsequently, the titanium metal film was silicided by a heat treatment at 700 ° C., and a metal silicide film 5 was formed in a self-aligned manner only on the gate electrode and the source / drain regions 7 to complete the MOSFET (FIG. 5).
(C)).
【００３２】[0032]
【発明の効果】本発明の第１の効果は、ゲート電極のゲ
ート多結晶シリコン膜中にガス元素を充填することによ
り、ゲート多結晶シリコン膜中の金属元素の拡散を著し
く抑制でき、その結果として、ゲート電極とソース／ド
レイン間の電気的短絡を大幅に低減できる。The first effect of the present invention is that, by filling a gate polycrystalline silicon film of a gate electrode with a gas element, diffusion of a metal element in the gate polycrystalline silicon film can be remarkably suppressed. As a result, an electrical short circuit between the gate electrode and the source / drain can be significantly reduced.
【００３３】本発明の第２の効果は、バイアスＣＶＤ法
やバイアススパッタ法を用いることにより、ゲート多結
晶シリコン膜ヘのガス元素の充填を余分なプロセスを用
いること無しに実現でき、従来の製造方法、特に１９９
３・インターナショナル・エレクトロン・デバイセス・
コンファレンスのテクニカル・ダイジェスト、３２５〜
３２８頁や、１９９３・インターナショナル・エレクト
ロン・デバイセス・コンファレンスのテクニカル・ダイ
ジェスト、３２９〜３３２頁に記載される製造方法では
不可能であるプロセスの簡易化を実現できる。The second effect of the present invention can be achieved by using a bias CVD method or a bias sputtering method to fill a gate polycrystalline silicon film with a gas element without using an extra process. Methods, especially 199
3 International Electron Devices
Conference Technical Digest, 325-
The process can be simplified, which is impossible with the manufacturing method described on page 328 or the technical digest of the 1993 International Electron Devices Conference, pages 329-332.
【図１】本発明の半導体装置の模式的断面図である。FIG. 1 is a schematic sectional view of a semiconductor device of the present invention.
【図２】本発明の半導体装置の模式的断面図である。FIG. 2 is a schematic sectional view of a semiconductor device of the present invention.
【図３】本発明の半導体装置の製造方法の模式的工程断
面図である。FIG. 3 is a schematic cross-sectional view showing a step in the method for manufacturing a semiconductor device according to the present invention;
【図４】本発明の半導体装置の製造方法の模式的工程断
面図である。FIG. 4 is a schematic process sectional view of the method for manufacturing a semiconductor device of the present invention.
【図５】本発明の半導体装置の製造方法の模式的工程断
面図である。FIG. 5 is a schematic process sectional view of a method for manufacturing a semiconductor device according to the present invention.
【図６】従来の半導体装置において、ゲート絶縁膜中に
絶縁破壊点が生じてゲート電極とソース／ドレイン領域
との電気的短絡が発生した状態の模式図である。FIG. 6 is a schematic diagram showing a state in which a dielectric breakdown point has occurred in a gate insulating film and an electrical short circuit between a gate electrode and a source / drain region has occurred in a conventional semiconductor device.
【図７】従来の多結晶シリコン膜中と本発明の多結晶シ
リコン膜中の金属元素の拡散速度を示す図である。FIG. 7 is a diagram showing diffusion rates of metal elements in a conventional polycrystalline silicon film and in a polycrystalline silicon film of the present invention.
１ シリコン基板 ２ 素子分離領域 ３ ゲート絶縁膜 ４ ゲート多結晶シリコン膜 ４ａ 大粒径の結晶領域 ４ｂ 小粒径の結晶領域 ５ 金属シリサイド膜 ６ ゲート側壁絶縁膜 ７ ソース／ドレイン領域 ８ ガス元素 ９ 絶縁破壊点 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Element isolation region 3 Gate insulating film 4 Gate polycrystalline silicon film 4a Crystal region of large grain size 4b Crystal region of small grain size 5 Metal silicide film 6 Gate side wall insulating film 7 Source / drain region 8 Gas element 9 Insulation Breaking point
Claims (7)
を区画する素子分離領域と、該素子形成領域の表面に設
けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ
結晶粒界にガス元素が充填され且つ結晶粒径が層厚方向
に異なる領域を有する多結晶シリコン及び金属シリサイ
ド膜を有するゲート電極と、該ゲート電極に整合して前
記素子形成領域に設けられた逆導電型のソース・ドレイ
ン領域を有することを特徴とする半導体装置。An element isolation region for partitioning an element formation region on a semiconductor substrate of one conductivity type, a gate insulating film provided on a surface of the element formation region, and a crystal grain boundary provided on the gate insulating film. A polycrystalline silicon and a metal silicide film having a region filled with a gas element and having different crystal grain sizes in the layer thickness direction, and a reverse conductivity type provided in the element formation region in alignment with the gate electrode. A semiconductor device comprising: a source / drain region.
の少なくとも一つで構成される請求項１記載の半導体装
置。2. The semiconductor device according to claim 1 , wherein the gas element comprises at least one of argon, nitrogen and oxygen.
工程と、半導体基板上にゲート絶縁膜を形成する工程
と、ガス元素を含有した雰囲気中で結晶粒界にガス元素
が充填された多結晶シリコン膜を成長する工程と、該多
結晶シリコン膜上とソース／ドレイン領域上に金属シリ
サイド膜を形成する工程を含むことを特徴とする半導体
装置の製造方法。3. A step of forming an element isolation region on a semiconductor substrate, a step of forming a gate insulating film on a semiconductor substrate, and a step of filling a crystal grain boundary with a gas element in an atmosphere containing the gas element. A method for manufacturing a semiconductor device, comprising: growing a crystalline silicon film; and forming a metal silicide film on the polycrystalline silicon film and on the source / drain regions.
の少なくとも一つで構成される請求項３記載の半導体装
置の製造方法。4. The method according to claim 3 , wherein the gas element comprises at least one of argon, nitrogen and oxygen.
含有した雰囲気中で用いて結晶粒界にガス元素が充填さ
れた多結晶シリコン膜を成長する請求項３記載の半導体
装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 3 , wherein a polycrystalline silicon film in which a crystal element is filled in a crystal grain boundary is grown by using a bias chemical vapor deposition method in an atmosphere containing a gas element. .
含有した雰囲気中で用いて結晶粒界にガス元素が充填さ
れた多結晶シリコン膜を成長する請求項３記載の半導体
装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 3 , wherein the polycrystalline silicon film in which the crystal grain boundaries are filled with the gas element is grown by using a bias sputter growth method in an atmosphere containing the gas element.
晶粒径が層厚方向に異なる領域を有する多結晶シリコン
膜を成長する請求項５又は６記載の半導体装置の製造方
法。By varying 7. A bias voltage, a method of manufacturing a semiconductor device according to claim 5 or 6, wherein the crystal grain size to grow a polycrystalline silicon film having different regions in the layer thickness direction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133635A JP3033521B2 (en) | 1997-05-23 | 1997-05-23 | Semiconductor device and manufacturing method thereof |
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| JPH10326893A JPH10326893A (en) | 1998-12-08 |
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|---|---|---|---|---|
| KR100308133B1 (en) * | 1999-01-12 | 2001-09-26 | 김영환 | Method for fablicating a MOS transistor having dual gate |
-
1997
- 1997-05-23 JP JP9133635A patent/JP3033521B2/en not_active Expired - Lifetime
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| JPH10326893A (en) | 1998-12-08 |
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