JPH03246475A - 診断用スキャンパス付き電子回路 - Google Patents
診断用スキャンパス付き電子回路Info
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- JPH03246475A JPH03246475A JP2042422A JP4242290A JPH03246475A JP H03246475 A JPH03246475 A JP H03246475A JP 2042422 A JP2042422 A JP 2042422A JP 4242290 A JP4242290 A JP 4242290A JP H03246475 A JPH03246475 A JP H03246475A
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- Japan
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- scan
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- circuit
- lsi
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- 238000003745 diagnosis Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000002950 deficient Effects 0.000 abstract description 3
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101100271016 Arabidopsis thaliana ASN1 gene Proteins 0.000 description 1
- 241001125929 Trisopterus luscus Species 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、各種ディジタル電子装置の構成要素として利
用される診断用スキャンパス付き電子回路に関するもの
である。
用される診断用スキャンパス付き電子回路に関するもの
である。
（従来の技術）
ディジタル電子回路には、診断用のスキャンパスが付加
されたものがある。このスキャンパス付き電子回路は、
通常動作時には並列データのｌビットを保持するフリッ
プ・フロップのうち診断に必要なものを縦列に接続する
ことによりシフトレジスタを構成し、クロックパルスに
同期して直列のスキャンデータとして入出力できるよう
にしている。
されたものがある。このスキャンパス付き電子回路は、
通常動作時には並列データのｌビットを保持するフリッ
プ・フロップのうち診断に必要なものを縦列に接続する
ことによりシフトレジスタを構成し、クロックパルスに
同期して直列のスキャンデータとして入出力できるよう
にしている。
この電子回路がパッケージ内に配置された複数の半導体
集積回路（ＬＳＩ）で構成される場合には、前段のＬＳ
Ｉのスキャンデータ出力端子が次段のＬＳＩのスキャン
データ入力端子に順次接続されてゆき複数のＬＳＩ間に
跨がるシフトレジスタが構成される。通常動作時やスキ
ャンモード時にスキャンパス付きレジスタに保持された
診断用のデータが、スキャンアウトモードによりこの電
子回路のスキャンデータ出力端子から直列データとして
出力させ、これと期待値とが照合される。
集積回路（ＬＳＩ）で構成される場合には、前段のＬＳ
Ｉのスキャンデータ出力端子が次段のＬＳＩのスキャン
データ入力端子に順次接続されてゆき複数のＬＳＩ間に
跨がるシフトレジスタが構成される。通常動作時やスキ
ャンモード時にスキャンパス付きレジスタに保持された
診断用のデータが、スキャンアウトモードによりこの電
子回路のスキャンデータ出力端子から直列データとして
出力させ、これと期待値とが照合される。
（発明が解決しようとする課！！り
上記従来の診断用スキャンパス付き電子回路は、縦列接
続される各ＬＳＩがスキャンデータの入出力機能を有す
るだけである。このため、ＬＳＩの一つが不良の場合で
もスキャンアウトデータの全てに不良の影響が波及し、
全てのデータが期待値と一致しなくなる。この結果、パ
ッケージ内のどのＬＳＩが不良なのかを特定するために
多大な工数、高度な論理回路の知識、不良診断技術を要
するという問題がある。
続される各ＬＳＩがスキャンデータの入出力機能を有す
るだけである。このため、ＬＳＩの一つが不良の場合で
もスキャンアウトデータの全てに不良の影響が波及し、
全てのデータが期待値と一致しなくなる。この結果、パ
ッケージ内のどのＬＳＩが不良なのかを特定するために
多大な工数、高度な論理回路の知識、不良診断技術を要
するという問題がある。
（課題を解決するための手段）
本発明の診断用スキャンパス付き電子回路によれば、パ
ッケージの戻しモード指令入力ピンからの指令又は前段
の半導体集積回路からの戻しモード終了信号を受けると
、スキャンデータ出力端子をスキャンパス付きレジスタ
の個数に等しいクロック周期にわたってスキャンデータ
入力端子に選択的に接続したのち後段の半導体集積回路
が存在すればこれに戻しモード終了信号を出力するスキ
ャンデータ戻しモード制御回路を付加している。
ッケージの戻しモード指令入力ピンからの指令又は前段
の半導体集積回路からの戻しモード終了信号を受けると
、スキャンデータ出力端子をスキャンパス付きレジスタ
の個数に等しいクロック周期にわたってスキャンデータ
入力端子に選択的に接続したのち後段の半導体集積回路
が存在すればこれに戻しモード終了信号を出力するスキ
ャンデータ戻しモード制御回路を付加している。
すなわち、内蔵のどの半導体集積回路からもパッケージ
外に直接スキャンデータを出力させることが可能となり
、障害発注半導体集積回路の特定を迅速・確実に行える
。
外に直接スキャンデータを出力させることが可能となり
、障害発注半導体集積回路の特定を迅速・確実に行える
。
（実施例）
第１図は、本発明の一実施例の診断用スキャンパス付き
電子回路の構成を示すブロック図である。
電子回路の構成を示すブロック図である。
この電子回路１では、それぞれがスキャンデータ戻し機
能を備えた４個の半導体集積回路（ＬＳＩ）Ａ、ＥＳＣ
，Ｄがパッケージ内に配置されている。
能を備えた４個の半導体集積回路（ＬＳＩ）Ａ、ＥＳＣ
，Ｄがパッケージ内に配置されている。
ＬＳＩＡ−Ｄのそれぞれは、ＬＳＩＡで代表して第２図
に示すように、スキャンパス付きレジスタ内蔵回路２と
、スキャンデータ戻し制御回路３とから構成されている
。スキャンパス付きレジスタ内蔵回路２では、試験指令
入力端子ＴＥＳＴが１Ｈ″レベルでスキャン指令入力端
子ＳＦＴが“Ｌ″レベルとき、クロック入力端子ＣＬＫ
に入力されるクロックパルスに同期してスキャンデータ
入力端子ＳＩＮ上のスキャンデータが縦列接続されたス
キャンパス付きレジスタ１４．１５．１６．１７．１８
を通して最終段のスキャンパス付きレジスタ１９まで順
次転送される。
に示すように、スキャンパス付きレジスタ内蔵回路２と
、スキャンデータ戻し制御回路３とから構成されている
。スキャンパス付きレジスタ内蔵回路２では、試験指令
入力端子ＴＥＳＴが１Ｈ″レベルでスキャン指令入力端
子ＳＦＴが“Ｌ″レベルとき、クロック入力端子ＣＬＫ
に入力されるクロックパルスに同期してスキャンデータ
入力端子ＳＩＮ上のスキャンデータが縦列接続されたス
キャンパス付きレジスタ１４．１５．１６．１７．１８
を通して最終段のスキャンパス付きレジスタ１９まで順
次転送される。
スキャンデータ戻し制御回路３では、電源オン（ＯＮ）
時にパワーオンリセット回路９によってカウンタ回路１
０がリセットされる。スキャン指令入力端子ＳＦＴ、戻
しモード指令入力端子ＦＥＱ及び試験指令入力端子ＴＥ
ＳＴがいずれも“Ｌ”レベルに設定されることにより、
スキャンデータ戻しモードが設定される。このスキャン
データ戻しモードでは、戻しモード指令入力端子ＦＥＱ
の“Ｌ”レベルによって出力ゲート４が開かれ、スキヤ
ンパス付きレジスタ１４〜１９に保持中のデータがクロ
ックパルスに同期してスキャンデータ入力端子ＳＩＮに
順次転送されるスキャンデータ戻し動作が可能となる。
時にパワーオンリセット回路９によってカウンタ回路１
０がリセットされる。スキャン指令入力端子ＳＦＴ、戻
しモード指令入力端子ＦＥＱ及び試験指令入力端子ＴＥ
ＳＴがいずれも“Ｌ”レベルに設定されることにより、
スキャンデータ戻しモードが設定される。このスキャン
データ戻しモードでは、戻しモード指令入力端子ＦＥＱ
の“Ｌ”レベルによって出力ゲート４が開かれ、スキヤ
ンパス付きレジスタ１４〜１９に保持中のデータがクロ
ックパルスに同期してスキャンデータ入力端子ＳＩＮに
順次転送されるスキャンデータ戻し動作が可能となる。
カウンタ回路１０のリセット直後は、予め設定されてい
るスキャンパス付きレジスタの個数（この例では「６」
）とカウンタ１０のカウント値とがレジスタ数−数構出
回路１１で比較される。カウント値が「０」のため、レ
ジスタ数−数構出回路１１からは“Ｌ”レベルが出力さ
れ、出力ゲート１２は開放状態に保たれる。この結果、
最終段のスキャンパス付きレジスタ１９の保持データが
ゲート１２と４とを経てスキャンデータ入力端子ＳＩＮ
に戻される。
るスキャンパス付きレジスタの個数（この例では「６」
）とカウンタ１０のカウント値とがレジスタ数−数構出
回路１１で比較される。カウント値が「０」のため、レ
ジスタ数−数構出回路１１からは“Ｌ”レベルが出力さ
れ、出力ゲート１２は開放状態に保たれる。この結果、
最終段のスキャンパス付きレジスタ１９の保持データが
ゲート１２と４とを経てスキャンデータ入力端子ＳＩＮ
に戻される。
クロック入力端子ＣＬＫに次のクロックパルスが出現す
ると、カウンタ回路１０は１だけ歩進されるがレジスタ
数−数構出回路１１の出力は“Ｌ”レベルに保たれる。
ると、カウンタ回路１０は１だけ歩進されるがレジスタ
数−数構出回路１１の出力は“Ｌ”レベルに保たれる。
また、内部クロック生成ゲート７から出力される内部ク
ロックパルスに同期して一つ前段のスキャンパス付きレ
ジスタ１８の保持データがレジスタ１９を経てＳＩＮ端
子に出力される。以下、同様にして、内部クロックパル
スが生成されるたびに、前段のレジスタ１７．１６．１
５．１４の保持データが順次レジスタ１９を経てＳＩＮ
端子に出力される。この間は、カウンタｌＯのカウント
値は“５”以下でありこれはスキャンパス付レジスタ１
４〜１９のＬＳ数“６”に達しないので、レジスタ数−
数構出回路１１の出力レベルは“Ｌ”に保持される。
ロックパルスに同期して一つ前段のスキャンパス付きレ
ジスタ１８の保持データがレジスタ１９を経てＳＩＮ端
子に出力される。以下、同様にして、内部クロックパル
スが生成されるたびに、前段のレジスタ１７．１６．１
５．１４の保持データが順次レジスタ１９を経てＳＩＮ
端子に出力される。この間は、カウンタｌＯのカウント
値は“５”以下でありこれはスキャンパス付レジスタ１
４〜１９のＬＳ数“６”に達しないので、レジスタ数−
数構出回路１１の出力レベルは“Ｌ”に保持される。
次の内部クロックパルスが出現すると、レジスタ数−数
構出回路１１で一致が検出されその出力レベルが“Ｌ”
から“Ｈ”に反転する。これに伴い、出力ゲート１２と
内部クロック生成ゲート７が閉しられる。また、この戻
しモードの終了を後段のＬＳＩに通知する戻しモード終
了信号が出力端子ＢＥＱから出力され、その故障診断動
作が終了する。
構出回路１１で一致が検出されその出力レベルが“Ｌ”
から“Ｈ”に反転する。これに伴い、出力ゲート１２と
内部クロック生成ゲート７が閉しられる。また、この戻
しモードの終了を後段のＬＳＩに通知する戻しモード終
了信号が出力端子ＢＥＱから出力され、その故障診断動
作が終了する。
再び第１図を参照すると、この実施例の電子回路では、
上記スキャンデータ戻し機能を備えた４個のＬＳＩＡ、
Ｂ、Ｃ，Ｄがスキャンパスを介して縦列接続されている
。先頭段のＬＳＩＡのスキャンデータ入力端子ＳＩＮと
戻しモード指令入力端子ＦＥＱは、それぞれスキャンデ
ータ入力ピンＰＳＩＮと戻しモード指令入力ピンＰＦＥ
Ｑとに接続されている。また、このＬＳＩＡのスキャン
データ出力端子５ＯＵＴと戻しモード終了信号出力端子
ＢＥＱは、それぞれ次段のＬＳＩＨのスキャンデータ入
力端子ＳＩＮと戻しモード指令入力端子ＦＥＱに接続さ
れている。 同様に、ＬＳＩＢとＣのスキャンデータ出
力端子５ＯＵＴと戻しモード終了信号出力端子ＢＥＱは
、それぞれ次段のＬＳＩのスキャンデータ入力端子ＳＩ
Ｎと戻しモード指令入力端子ＦＥＱ端子接続されている
。
上記スキャンデータ戻し機能を備えた４個のＬＳＩＡ、
Ｂ、Ｃ，Ｄがスキャンパスを介して縦列接続されている
。先頭段のＬＳＩＡのスキャンデータ入力端子ＳＩＮと
戻しモード指令入力端子ＦＥＱは、それぞれスキャンデ
ータ入力ピンＰＳＩＮと戻しモード指令入力ピンＰＦＥ
Ｑとに接続されている。また、このＬＳＩＡのスキャン
データ出力端子５ＯＵＴと戻しモード終了信号出力端子
ＢＥＱは、それぞれ次段のＬＳＩＨのスキャンデータ入
力端子ＳＩＮと戻しモード指令入力端子ＦＥＱに接続さ
れている。 同様に、ＬＳＩＢとＣのスキャンデータ出
力端子５ＯＵＴと戻しモード終了信号出力端子ＢＥＱは
、それぞれ次段のＬＳＩのスキャンデータ入力端子ＳＩ
Ｎと戻しモード指令入力端子ＦＥＱ端子接続されている
。
さらに、最終段のＬＳＩＤのスキャンデータ出力端子５
ＯＵＴはスキャンデータ出力ピンＰＯＵＴに接続され、
戻しモード終了信号出力端子ＢＥＱは開放されている。
ＯＵＴはスキャンデータ出力ピンＰＯＵＴに接続され、
戻しモード終了信号出力端子ＢＥＱは開放されている。
試験指令ピンＰＴＥＳＴとスキャン指令入力ピンＳＦＴ
をそれぞれ“Ｈ”及び“Ｌ”としてクロック信号人力ピ
ンＰＣＬＫからクロ・ツク信号を供給することにより、
データ入力ビンＤＩＮＩＯ〜ＤＩＮ６上の並列データが
ＬＳＩＡに入力され、後段のＬＳＩＣを経て出力ピンＤ
ＯＵＴＩＯ〜ＤＯＵＴ６に出力される。また、入力ビン
ＤＩＮ５〜ＤＩＮＩ上の並列データはＬＳＴＢに入力さ
れ、後段のＬＳＩＤを経て出力ビンＤＯＵＴ５〜Ｄ。
をそれぞれ“Ｈ”及び“Ｌ”としてクロック信号人力ピ
ンＰＣＬＫからクロ・ツク信号を供給することにより、
データ入力ビンＤＩＮＩＯ〜ＤＩＮ６上の並列データが
ＬＳＩＡに入力され、後段のＬＳＩＣを経て出力ピンＤ
ＯＵＴＩＯ〜ＤＯＵＴ６に出力される。また、入力ビン
ＤＩＮ５〜ＤＩＮＩ上の並列データはＬＳＴＢに入力さ
れ、後段のＬＳＩＤを経て出力ビンＤＯＵＴ５〜Ｄ。
ＵＴＩに出力される。
また、出力指令入力ピンＰＳＦＴを“Ｈ”レベルに設定
すると、スキャンデータ入力ピンＰＳＩＮからのスキャ
ンデータ信号はＬＳ ＩＡに取込まれ、順次ＬＳＩＢ、
Ｃ，Ｄを経てスキャンデータ出力ピンＰＳＯＵＴに出力
される。
すると、スキャンデータ入力ピンＰＳＩＮからのスキャ
ンデータ信号はＬＳ ＩＡに取込まれ、順次ＬＳＩＢ、
Ｃ，Ｄを経てスキャンデータ出力ピンＰＳＯＵＴに出力
される。
次に、スキャン指令入力ピンＰＳＦＴを“Ｈ”レベル、
戻しモード指令入力ピンＰＦＥＱと試験指令入力ピンＰ
ＴＥＳＴをそれぞれ“Ｌ”レベルにすると、スキャンデ
ータ戻しモードとなる。このときクロ・７り信号入力ピ
ンＰＣＬＫからクロック信号を入力すると、ＬＳＩＡ内
のスキャンパス付きレジスタ１９〜１４に保持中のデー
タが入力ピンＰＳＩＮを通して順に読出される。入力ク
ロック信号数がＬＳ ＩＡに内蔵されたレジスタ数と一
致したときＬＳＩＡのレジスタ数分のデータが読出され
、戻しモード終了信号端子ＢＥＱが“Ｌ”レベルとなり
、後段のＬＳＩＢがスキャンデータ戻しモードに移行す
る。このＬＳＩＢのスキャンデータ戻しモードが終了す
る後段のＬＳＩＣがスキャンデータ戻しモードに移行す
るという具合に縦列接続されたＬＳＩが前段から順次ス
キャンデータ戻しモードに移行し、この戻しモードが終
了した前段のＬＳＩを通してスキャンデータ入力ピンＰ
ＳＩＮにスキャンデータが読出される。
戻しモード指令入力ピンＰＦＥＱと試験指令入力ピンＰ
ＴＥＳＴをそれぞれ“Ｌ”レベルにすると、スキャンデ
ータ戻しモードとなる。このときクロ・７り信号入力ピ
ンＰＣＬＫからクロック信号を入力すると、ＬＳＩＡ内
のスキャンパス付きレジスタ１９〜１４に保持中のデー
タが入力ピンＰＳＩＮを通して順に読出される。入力ク
ロック信号数がＬＳ ＩＡに内蔵されたレジスタ数と一
致したときＬＳＩＡのレジスタ数分のデータが読出され
、戻しモード終了信号端子ＢＥＱが“Ｌ”レベルとなり
、後段のＬＳＩＢがスキャンデータ戻しモードに移行す
る。このＬＳＩＢのスキャンデータ戻しモードが終了す
る後段のＬＳＩＣがスキャンデータ戻しモードに移行す
るという具合に縦列接続されたＬＳＩが前段から順次ス
キャンデータ戻しモードに移行し、この戻しモードが終
了した前段のＬＳＩを通してスキャンデータ入力ピンＰ
ＳＩＮにスキャンデータが読出される。
（発明の効果）
本発明の電子回路は上述したように構成されているので
、内蔵のＬＳＩのいずれからも直接スキ中ンデータをパ
ッケージのスキャンデータ入力ピンに出力させることが
可能となり、不良ＬＳＩの特定が迅速・確実になる。
、内蔵のＬＳＩのいずれからも直接スキ中ンデータをパ
ッケージのスキャンデータ入力ピンに出力させることが
可能となり、不良ＬＳＩの特定が迅速・確実になる。
その結果、未熟練の作業者でも容易に不良診断ができる
ので大幅に検査工数を削減することが可能である。
ので大幅に検査工数を削減することが可能である。
第１図は本発明の一実施例の診断用スキャンパス付き電
子回路の構成を示すブロック図、第２図は第１図中の半
導体集積回路（ＬＳＩ）Ａ乃至りの構成を半導体集積回
路Ａによって代表して示すブロック図である。 １・・・電子回路パッケージ、２・・・スキャンパス付
レジスタ内蔵回路、３・・・スキャンパスデータ戻し回
路、Ａ、Ｂ、Ｃ，Ｄ・・・スキャンデータ戻し機能を備
えたＬＳｉ ＰＳＩＮ・・・スキャンデータ入力ピン、
ＳＩＮ・・・スキャンデータ入力端子、ＰＳＯＵＴ・・
・スキャンデータ出力ピン、５ＯＵＴ・・・スキャンデ
ータ出力端子、ＰＦＥＱ・・・戻しモード指令入力ピン
、ＦＥＱ・・・戻しモード指令入力端子、ＢＥＱ・・・
戻しモード終了信号出力端子、ＰＴＥＳＴ・・・試験指
令入力ピン、ＴＥＳＴ・・・試験指令入力端子、ＰＳＦ
Ｔ・・・スキャン指令入力ピン、ＳＦＴ・・・スキャン
指令入力端子、ＤＩＮＩ〜ＤＩＮＩＯ・・・並列データ
の入力端子、Ｄ。 ＵＴＩ〜ＤＯＵＴＩＯ・・・並列データの出力端子。
子回路の構成を示すブロック図、第２図は第１図中の半
導体集積回路（ＬＳＩ）Ａ乃至りの構成を半導体集積回
路Ａによって代表して示すブロック図である。 １・・・電子回路パッケージ、２・・・スキャンパス付
レジスタ内蔵回路、３・・・スキャンパスデータ戻し回
路、Ａ、Ｂ、Ｃ，Ｄ・・・スキャンデータ戻し機能を備
えたＬＳｉ ＰＳＩＮ・・・スキャンデータ入力ピン、
ＳＩＮ・・・スキャンデータ入力端子、ＰＳＯＵＴ・・
・スキャンデータ出力ピン、５ＯＵＴ・・・スキャンデ
ータ出力端子、ＰＦＥＱ・・・戻しモード指令入力ピン
、ＦＥＱ・・・戻しモード指令入力端子、ＢＥＱ・・・
戻しモード終了信号出力端子、ＰＴＥＳＴ・・・試験指
令入力ピン、ＴＥＳＴ・・・試験指令入力端子、ＰＳＦ
Ｔ・・・スキャン指令入力ピン、ＳＦＴ・・・スキャン
指令入力端子、ＤＩＮＩ〜ＤＩＮＩＯ・・・並列データ
の入力端子、Ｄ。 ＵＴＩ〜ＤＯＵＴＩＯ・・・並列データの出力端子。
Claims (1)
- 【特許請求の範囲】 パッケージ内に配置された複数の半導体集積回路から成
り、各半導体集積回路は、 診断時には縦列接続され前段から入力されたスキャンデ
ータをクロックパルスに同期して保持し後段に出力する
スキャンパス付きレジスタ群と、前記パッケージのスキ
ャンデータ入力ピン又は前段の半導体集積回路のスキャ
ンデータ出力端子から供給されるスキャンデータを前記
スキャンパス付きレジスタ群の先頭段に供給するスキャ
ンデータ入力端子と、 前記スキャンパス付きレジスタ群の最終段から出力され
るスキャンデータを後段の半導体集積回路のスキャンデ
ータ入力端子又は前記パッケージのスキャンデータ出力
ピンに供給するスキャンデータ出力端子と、 前記パッケージの戻しモード指令入力ピンからの戻しモ
ード指令又は前段の半導体集積回路の出力端子からの戻
しモード終了信号を受けると、前記スキャンデータ出力
端子を前記スキャンパス付きレジスタの個数に等しいク
ロック周期にわたって前記スキャンデータ入力端子に選
択的に接続したのち後段の半導体集積回路が存在すれば
これに前記戻しモード終了信号を出力するスキャンデー
タ戻しモード制御回路とを備えたことを特徴とする診断
用スキャンパス付き電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042422A JP2874248B2 (ja) | 1990-02-26 | 1990-02-26 | 診断用スキャンパス付き電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042422A JP2874248B2 (ja) | 1990-02-26 | 1990-02-26 | 診断用スキャンパス付き電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03246475A true JPH03246475A (ja) | 1991-11-01 |
| JP2874248B2 JP2874248B2 (ja) | 1999-03-24 |
Family
ID=12635624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042422A Expired - Fee Related JP2874248B2 (ja) | 1990-02-26 | 1990-02-26 | 診断用スキャンパス付き電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874248B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7036058B1 (en) | 1999-11-09 | 2006-04-25 | Sharp Kabushiki Kaisha | Semiconductor device having integrally sealed integrated circuit chips arranged for improved testing |
-
1990
- 1990-02-26 JP JP2042422A patent/JP2874248B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7036058B1 (en) | 1999-11-09 | 2006-04-25 | Sharp Kabushiki Kaisha | Semiconductor device having integrally sealed integrated circuit chips arranged for improved testing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2874248B2 (ja) | 1999-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |