JP3452725B2 - トレリス軟判定誤り訂正回路およびトレリス変分調整方法 - Google Patents
トレリス軟判定誤り訂正回路およびトレリス変分調整方法Info
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- JP3452725B2 JP3452725B2 JP14926396A JP14926396A JP3452725B2 JP 3452725 B2 JP3452725 B2 JP 3452725B2 JP 14926396 A JP14926396 A JP 14926396A JP 14926396 A JP14926396 A JP 14926396A JP 3452725 B2 JP3452725 B2 JP 3452725B2
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Description
【０００１】
【発明の属する技術分野】本発明は、トレリス軟判定誤
り訂正回路およびトレリス変分調整方法に関わり、特に
誤り訂正回路を構成する主要な機能ブロックに遅延を許
容することによって、高速に誤り訂正を行う回路を構成
する技術に関わる。
り訂正回路およびトレリス変分調整方法に関わり、特に
誤り訂正回路を構成する主要な機能ブロックに遅延を許
容することによって、高速に誤り訂正を行う回路を構成
する技術に関わる。
【０００２】本発明は例えば、ＴＶ多重文字放送、ＦＭ
多重放送、衛星データチャネルなどのデジタル受信機や
光カードのリーダ装置などのように、デジタル信号の伝
送、記録を行う装置で使用される多数決論理復号可能な
符号の誤り訂正を行なう誤り訂正回路に好適である。
多重放送、衛星データチャネルなどのデジタル受信機や
光カードのリーダ装置などのように、デジタル信号の伝
送、記録を行う装置で使用される多数決論理復号可能な
符号の誤り訂正を行なう誤り訂正回路に好適である。
【０００３】特に、本発明はある種の演算をブロック単
位で行なってデジタル伝送やデジタル記録等において発
生するデジタル信号のビット誤りを訂正する誤り訂正符
号（ブロック符号）のうち、多数決論理復号可能な符号
を復号するトレリス軟判定誤り訂正回路に関する。
位で行なってデジタル伝送やデジタル記録等において発
生するデジタル信号のビット誤りを訂正する誤り訂正符
号（ブロック符号）のうち、多数決論理復号可能な符号
を復号するトレリス軟判定誤り訂正回路に関する。
【０００４】
【従来の技術】従来のこの種のトレリス軟判定誤り訂正
回路の基本的な構成例は、図１に示すように、受信語入
力端子１００からｍ（＞１）ビット幅のバイナリ信号を
入力するｎ×ｍビットのシフトレジスタ１０と、Ｊ（直
交する複合パリティ検査和数）個のトレリス計算回路２
０と、しきい値制御回路４０と、誤り判定部３０と、こ
の誤り判定部３０からの出力信号（誤り判定出力）３０
０を所望の２値出力に変換する出力処理部５０とからな
り、誤り判定出力３００は、上記シフトレジスタの受信
語入力端に帰還される（黒田ほか：特願平５−３０３０
０３号）。
回路の基本的な構成例は、図１に示すように、受信語入
力端子１００からｍ（＞１）ビット幅のバイナリ信号を
入力するｎ×ｍビットのシフトレジスタ１０と、Ｊ（直
交する複合パリティ検査和数）個のトレリス計算回路２
０と、しきい値制御回路４０と、誤り判定部３０と、こ
の誤り判定部３０からの出力信号（誤り判定出力）３０
０を所望の２値出力に変換する出力処理部５０とからな
り、誤り判定出力３００は、上記シフトレジスタの受信
語入力端に帰還される（黒田ほか：特願平５−３０３０
０３号）。
【０００５】このとき各部の構成または機能は大略以下
のようである。
のようである。
【０００６】従来のトレリス計算回路の構成を示す図２
を参照すると、トレリス計算回路２０には、上記シフト
レジスタ１０の互いに異なる位置から取られた各々Ｊ−
１個のｍビット信号が入力される。
を参照すると、トレリス計算回路２０には、上記シフト
レジスタ１０の互いに異なる位置から取られた各々Ｊ−
１個のｍビット信号が入力される。
【０００７】次の表１および表２〜表５は、それぞれ
（２７３，１９１）差集合巡回符号と、（１０５７，８
１３）差集合巡回符号の複合パリティ検査和（ＣＰＣ
Ｓ）Ａiの計算に使用されるシフトレジスタのビット位
置をシフトレジスタの受信語入力端側から数えて記した
例である（Ｓi は、受信語入力端から見てｉ番目のレジ
スタ出力を表す）。
（２７３，１９１）差集合巡回符号と、（１０５７，８
１３）差集合巡回符号の複合パリティ検査和（ＣＰＣ
Ｓ）Ａiの計算に使用されるシフトレジスタのビット位
置をシフトレジスタの受信語入力端側から数えて記した
例である（Ｓi は、受信語入力端から見てｉ番目のレジ
スタ出力を表す）。
【０００８】
【表１】
【０００９】
【表２】
【００１０】
【表３】
【００１１】
【表４】
【００１２】
【表５】
【００１３】トレリス計算回路２０は、例えばＪ−２個
の演算ユニット２７を直列に接続することによって、ｍ
ビット信号の最小信号値０との差の２乗、及び最大信号
値Ｉmax （＝２m −１）との差の２乗を枝尺度（メトリ
ック）として計算及び蓄積する機能を有する。各トレリ
ス計算回路２０の蓄積結果は、各々２つの中間結果Ｉ０
（ｉ）とＩ１（ｉ）として中間結果出力端子３１から出
力される（１≦ｉ≦Ｊ）。
の演算ユニット２７を直列に接続することによって、ｍ
ビット信号の最小信号値０との差の２乗、及び最大信号
値Ｉmax （＝２m −１）との差の２乗を枝尺度（メトリ
ック）として計算及び蓄積する機能を有する。各トレリ
ス計算回路２０の蓄積結果は、各々２つの中間結果Ｉ０
（ｉ）とＩ１（ｉ）として中間結果出力端子３１から出
力される（１≦ｉ≦Ｊ）。
【００１４】各演算ユニット２７は自乗回路２２と、差
分自乗回路２３と、４つの加算回路２４と２つの最小値
回路２５と、出力決定回路２６とからなる。そして、各
演算ユニット２７は、１つのｍビット入力と２つの２ｍ
ビット入力、２つの２ｍビット出力を有している。初段
の演算ユニット２７−２では、ｍビット入力にはＳi2を
入力し、２つの２ｍビット入力には、自乗回路２２−１
と差分自乗回路２３−１から初期値として（Ｓi1）2 と
（Ｉmax −Ｓi1）2 をそれぞれ入力する。ここで、Ｉ
max ＝２m −１であり、Ｓijは、複合パリティ検査和Ａ
i の計算に使用するシフトレジスタ１０のレジスタ出力
を表す。また便宜上、以下では（Ｓi1）2を入力した方
の２ｍビット入力を０（ゼロ）側入力、（Ｉmax −
Ｓi1）2 を入力する方を１（イチ）側入力と呼ぶ。
分自乗回路２３と、４つの加算回路２４と２つの最小値
回路２５と、出力決定回路２６とからなる。そして、各
演算ユニット２７は、１つのｍビット入力と２つの２ｍ
ビット入力、２つの２ｍビット出力を有している。初段
の演算ユニット２７−２では、ｍビット入力にはＳi2を
入力し、２つの２ｍビット入力には、自乗回路２２−１
と差分自乗回路２３−１から初期値として（Ｓi1）2 と
（Ｉmax −Ｓi1）2 をそれぞれ入力する。ここで、Ｉ
max ＝２m −１であり、Ｓijは、複合パリティ検査和Ａ
i の計算に使用するシフトレジスタ１０のレジスタ出力
を表す。また便宜上、以下では（Ｓi1）2を入力した方
の２ｍビット入力を０（ゼロ）側入力、（Ｉmax −
Ｓi1）2 を入力する方を１（イチ）側入力と呼ぶ。
【００１５】演算ユニット２７の２つの出力Ｉ０（ｉ，
１）とＩ１（ｉ，１）の計算手順を初段の演算ユニット
２７−２を例にとって説明すると以下のようになる。
１）とＩ１（ｉ，１）の計算手順を初段の演算ユニット
２７−２を例にとって説明すると以下のようになる。
【００１６】（初段の演算ユニットの計算手順例）
【００１７】
【数１】Ａ＝min((Si1)2＋(Si2)2 , (Imax−Si1) 2 ＋(I
max −Si2) 2 ) Ｂ＝min((Si2)2＋(Imax −Si2) 2 ，(Si1)2＋(Imax −S
i2) 2 ) ｉｆ（Ａ≧Ｂ） ｔｈｅｎ Ｉ０（ｉ，１）＝Ａ−Ｂ Ｉ１（ｉ，１）＝０ ｅｌｓｅ Ｉ０（ｉ，１）＝０ Ｉ１（ｉ，１）＝Ｂ−Ａ 上記の信号Ａは一方の最小値回路２５−２−１から出力
され、上記の信号Ｂは他方の最小値回路２５−２−２か
ら出力される。上記ｉｆ以下の演算は出力決定回路２６
−２で行われる。
max −Si2) 2 ) Ｂ＝min((Si2)2＋(Imax −Si2) 2 ，(Si1)2＋(Imax −S
i2) 2 ) ｉｆ（Ａ≧Ｂ） ｔｈｅｎ Ｉ０（ｉ，１）＝Ａ−Ｂ Ｉ１（ｉ，１）＝０ ｅｌｓｅ Ｉ０（ｉ，１）＝０ Ｉ１（ｉ，１）＝Ｂ−Ａ 上記の信号Ａは一方の最小値回路２５−２−１から出力
され、上記の信号Ｂは他方の最小値回路２５−２−２か
ら出力される。上記ｉｆ以下の演算は出力決定回路２６
−２で行われる。
【００１８】２段目以降の任意の演算ユニット２７−ｊ
については、ｍビット入力にＳijを、また２つの２ｍビ
ット入力のうち０側入力にＩ０（ｉ，ｊ−１）、また１
側入力にＩ１（ｉ，ｊ−１）を加えることを除けば、上
記初段の演算ユニットの計算手順例と同じ演算を行う。
については、ｍビット入力にＳijを、また２つの２ｍビ
ット入力のうち０側入力にＩ０（ｉ，ｊ−１）、また１
側入力にＩ１（ｉ，ｊ−１）を加えることを除けば、上
記初段の演算ユニットの計算手順例と同じ演算を行う。
【００１９】トレリス計算回路２０の出力は、最終段の
演算ユニット２７−（Ｊ−１）の出力であり、 Ｉ０（ｉ）＝Ｉ０（ｉ，Ｊ−２） Ｉ１（ｉ）＝Ｉ１（ｉ，Ｊ−２） とする。
演算ユニット２７−（Ｊ−１）の出力であり、 Ｉ０（ｉ）＝Ｉ０（ｉ，Ｊ−２） Ｉ１（ｉ）＝Ｉ１（ｉ，Ｊ−２） とする。
【００２０】従来の誤り判定部３０の構成例を示す図３
を参照すると、誤り判定部３０は、２つの総和回路３２
−１，３２−２と、２つの自乗回路３４−１，３４−２
と、２つの加算回路３５−１，３５−２と、減算回路３
５−３と、Ｄ値計算回路３６と、比較回路３７と、判定
回路３８とを有する。Ｄ値計算回路３６と比較回路３７
と判定回路３８とで誤り判定基本部３０′が構成され
る。
を参照すると、誤り判定部３０は、２つの総和回路３２
−１，３２−２と、２つの自乗回路３４−１，３４−２
と、２つの加算回路３５−１，３５−２と、減算回路３
５−３と、Ｄ値計算回路３６と、比較回路３７と、判定
回路３８とを有する。Ｄ値計算回路３６と比較回路３７
と判定回路３８とで誤り判定基本部３０′が構成され
る。
【００２１】誤り判定部３０で行われる演算は以下のよ
うに示すことができる。
うに示すことができる。
【００２２】（誤り判定部の演算）
【００２３】
【数２】
【００２４】総和回路３２では、Ｊ個のトレリス計算回
路２０で計算されたＩ０（ｉ）及びＩ１（ｉ）につい
て、それぞれの総和を計算する。この計算したそれぞれ
の総和にシンドロームレジスタのｎビット目（シフトレ
ジスタ１０の最終ビット出力Ｓn ）について、自乗回路
３４を用いて（Ｓn ）2 と（Ｉmax −Ｓn ）2 を計算し
て加え、上記の信号Ａ及びＢを得る。
路２０で計算されたＩ０（ｉ）及びＩ１（ｉ）につい
て、それぞれの総和を計算する。この計算したそれぞれ
の総和にシンドロームレジスタのｎビット目（シフトレ
ジスタ１０の最終ビット出力Ｓn ）について、自乗回路
３４を用いて（Ｓn ）2 と（Ｉmax −Ｓn ）2 を計算し
て加え、上記の信号Ａ及びＢを得る。
【００２５】減算器３５−３はＣ（＝Ａ−Ｂ）を計算す
る回路である。比較回路３７は、Ｃの絶対値｜Ｃ｜と、
しきい値制御回路４０から供給されしきい値入力端子３
９から加えられたしきい値ＴＨとを比較して、その大小
関係に応じて制御信号Ｆを発生する回路である。Ｄ値計
算回路３６は、ＣとＩmax の値を用いて上式（＊Ｄ）に
示した信号Ｄを生成する回路である。判定回路３８は、
その信号Ｄと、Ｅ（＝Ｓn ）とを、制御信号Ｆのレベル
に応じて切り替えて帰還信号３００を生成する回路であ
る。誤り訂正基本部３０′は、誤り判定部３０の機能の
うち、上式（＊Ｄ）以降の演算を行う部分である。
る回路である。比較回路３７は、Ｃの絶対値｜Ｃ｜と、
しきい値制御回路４０から供給されしきい値入力端子３
９から加えられたしきい値ＴＨとを比較して、その大小
関係に応じて制御信号Ｆを発生する回路である。Ｄ値計
算回路３６は、ＣとＩmax の値を用いて上式（＊Ｄ）に
示した信号Ｄを生成する回路である。判定回路３８は、
その信号Ｄと、Ｅ（＝Ｓn ）とを、制御信号Ｆのレベル
に応じて切り替えて帰還信号３００を生成する回路であ
る。誤り訂正基本部３０′は、誤り判定部３０の機能の
うち、上式（＊Ｄ）以降の演算を行う部分である。
【００２６】図１の出力処理部５０は、帰還信号３００
に適当なしきい値処理を施して、２値出力を復号出力端
子２００に出力する回路である。
に適当なしきい値処理を施して、２値出力を復号出力端
子２００に出力する回路である。
【００２７】
【発明が解決しようとする課題】一般に、信号処理装置
のスループット（単位時間に処理できる信号量：この場
合、単位時間当たり復号可能な受信語数）は、回路中の
レジスタ出力から別の、又は同じレジスタ入力までの信
号経路中に存在する論理素子数が少ないほど大きい（高
速になる）。図１，図２及び図３で示される上述のトレ
リス軟判定誤り訂正回路の場合は、シフトレジスタ１０
の任意の位置のレジスタから出てトレリス計算部２０、
誤り判定部３０を経て上記シフトレジスタ１０の入力へ
戻る信号経路中の論理素子数が符号長ｎとともに増加す
るため、例えば（２７３，１９１）差集合巡回符号ある
いは（１０５７，８１３）差集合巡回符号など、符号長
が長くなるにつれて、トレリス軟判定誤り訂正回路を実
用的な速度で動作させることが困難になるという解決す
べき課題があった。
のスループット（単位時間に処理できる信号量：この場
合、単位時間当たり復号可能な受信語数）は、回路中の
レジスタ出力から別の、又は同じレジスタ入力までの信
号経路中に存在する論理素子数が少ないほど大きい（高
速になる）。図１，図２及び図３で示される上述のトレ
リス軟判定誤り訂正回路の場合は、シフトレジスタ１０
の任意の位置のレジスタから出てトレリス計算部２０、
誤り判定部３０を経て上記シフトレジスタ１０の入力へ
戻る信号経路中の論理素子数が符号長ｎとともに増加す
るため、例えば（２７３，１９１）差集合巡回符号ある
いは（１０５７，８１３）差集合巡回符号など、符号長
が長くなるにつれて、トレリス軟判定誤り訂正回路を実
用的な速度で動作させることが困難になるという解決す
べき課題があった。
【００２８】この種の回路実現上の課題を解決する一般
的な手段として、速度を制限する要因となっているレジ
スタ間の信号経路を分割し、その分割点に新たにレジス
タの挿入を行う方法（所謂パイプライン化）がある。し
かし、通常このパイプライン化手法は、分割すべき信号
経路が上記のような帰還ループである場合は、信号処理
に使用すべきデータ群相互のタイミングに時間的ずれを
生じるため、この時間的ずれの発生を回避する何らかの
補償手段なしには適用できない。
的な手段として、速度を制限する要因となっているレジ
スタ間の信号経路を分割し、その分割点に新たにレジス
タの挿入を行う方法（所謂パイプライン化）がある。し
かし、通常このパイプライン化手法は、分割すべき信号
経路が上記のような帰還ループである場合は、信号処理
に使用すべきデータ群相互のタイミングに時間的ずれを
生じるため、この時間的ずれの発生を回避する何らかの
補償手段なしには適用できない。
【００２９】本発明は、上述の点に鑑みてなされたもの
で、その目的は、上記のようなトレリス軟判定誤り訂正
回路中の帰還経路をパイプライン化した場合の、信号処
理に使用すべきデータ群相互のタイミングの時間的ずれ
を回避するための有効な補償手段を有する、遅延訂正型
トレリス軟判定誤り訂正回路の回路構成法と、これに付
随するトレリス計算の誤差補償方法を提供することにあ
る。
で、その目的は、上記のようなトレリス軟判定誤り訂正
回路中の帰還経路をパイプライン化した場合の、信号処
理に使用すべきデータ群相互のタイミングの時間的ずれ
を回避するための有効な補償手段を有する、遅延訂正型
トレリス軟判定誤り訂正回路の回路構成法と、これに付
随するトレリス計算の誤差補償方法を提供することにあ
る。
【００３０】
【課題を解決するための手段】本発明は、上記目的を達
成するため、以下の構成を有する。
成するため、以下の構成を有する。
【００３１】（１）高速な誤り訂正回路を実現するため
に、トレリス計算部及び誤り判定部に、適当なクロック
周期（データ転送クロック）を単位とする遅延を設定す
る。
に、トレリス計算部及び誤り判定部に、適当なクロック
周期（データ転送クロック）を単位とする遅延を設定す
る。
【００３２】（２）上記のように誤り訂正回路内部に遅
延を許容することによって、帰還信号の生成は遅延す
る。そのため、この帰還信号はシフトレジスタの信号入
力段でなく、帰還信号生成の所要遅延を考慮した分だけ
遅延させて帰還させる。これを以下、遅延訂正と呼ぶ。
延を許容することによって、帰還信号の生成は遅延す
る。そのため、この帰還信号はシフトレジスタの信号入
力段でなく、帰還信号生成の所要遅延を考慮した分だけ
遅延させて帰還させる。これを以下、遅延訂正と呼ぶ。
【００３３】（３）この遅延訂正を行った場合、シフト
レジスタの先頭ビットから帰還信号が入力されているレ
ジスタの直前段までの間にあるレジスタには、本来帰還
されるべき信号は到着しない。これによって、これらの
本来期待される値を持たないレジスタ出力をその計算に
利用しているトレリス計算部の出力には誤差が含まれ
る。これらの誤差については、トレリス計算部と誤り判
定部との間に挿入されたトレリス変分調整部において補
償する。
レジスタの先頭ビットから帰還信号が入力されているレ
ジスタの直前段までの間にあるレジスタには、本来帰還
されるべき信号は到着しない。これによって、これらの
本来期待される値を持たないレジスタ出力をその計算に
利用しているトレリス計算部の出力には誤差が含まれ
る。これらの誤差については、トレリス計算部と誤り判
定部との間に挿入されたトレリス変分調整部において補
償する。
【００３４】更に詳細には、本発明のトレリス軟判定誤
り訂正回路は、ｍ（ｍ＞１）ビット幅のバイナリ信号を
入力とし、符号長ｎなる多数決論理復号可能な符号を復
号するトレリス軟判定誤り訂正回路において、受信語入
力端からβ番目（β＞１）のレジスタに帰還された判定
結果の入力端子を持つシフトレジスタと、該シフトレジ
スタからトレリス計算回路へのデータ転送クロックを単
位としてｍ1 クロック遅延して演算結果を出力するトレ
リス計算部と、前記シフトレジスタから前記トレリス計
算回路へのデータ転送クロックを単位としてｍ2 クロッ
ク遅延して演算結果を出力する誤り判定部とを有する。
り訂正回路は、ｍ（ｍ＞１）ビット幅のバイナリ信号を
入力とし、符号長ｎなる多数決論理復号可能な符号を復
号するトレリス軟判定誤り訂正回路において、受信語入
力端からβ番目（β＞１）のレジスタに帰還された判定
結果の入力端子を持つシフトレジスタと、該シフトレジ
スタからトレリス計算回路へのデータ転送クロックを単
位としてｍ1 クロック遅延して演算結果を出力するトレ
リス計算部と、前記シフトレジスタから前記トレリス計
算回路へのデータ転送クロックを単位としてｍ2 クロッ
ク遅延して演算結果を出力する誤り判定部とを有する。
【００３５】また、本発明は、その一形態として、前記
ｍ1 、ｍ2 、βの各定数は、ｍ2 は正の整数、ｍ1 ＝α
×ｍ2 ，α＝０または正の整数、β＝α＋２またはβ＝
（α＋１）×ｍ2 ＋１である。また、前記誤り判定部
は、前記シフトレジスタへの帰還信号を監視しつつ、β
＝１の場合のトレリス軟判定誤り判定回路との誤差を補
償するトレリス変分調整部を有する。前記トレリス変分
調整部は、前記シフトレジスタの受信語入力端から数え
てｉ番目のレジスタ出力をＳi とするとき、
ｍ1 、ｍ2 、βの各定数は、ｍ2 は正の整数、ｍ1 ＝α
×ｍ2 ，α＝０または正の整数、β＝α＋２またはβ＝
（α＋１）×ｍ2 ＋１である。また、前記誤り判定部
は、前記シフトレジスタへの帰還信号を監視しつつ、β
＝１の場合のトレリス軟判定誤り判定回路との誤差を補
償するトレリス変分調整部を有する。前記トレリス変分
調整部は、前記シフトレジスタの受信語入力端から数え
てｉ番目のレジスタ出力をＳi とするとき、
【００３６】
【外５】
【００３７】を誤り訂正動作時に値０（ｍビット信号の
最小信号値）にセットし、毎クロックの帰還信号を監視
しながら必要に応じて
最小信号値）にセットし、毎クロックの帰還信号を監視
しながら必要に応じて
【００３８】
【外６】
【００３９】振幅制限操作と交換操作を施す。更に、前
記トレリス変分調整部の前記振幅制限操作は、ｍビット
信号の最大信号値Ｉmax （２m −１），帰還信号Ｉfb，
絶対値操作を｜・｜で表すとき、前記トレリス計算回路
の出力信号値をＩmax ×｜Ｉmax −２×Ｉfb｜以下に制
限することを特徴とし、前記トレリス変分調整部の前記
交換操作は、Ｉth＝（Ｉmax ＋１）／２とするとき、Ｉ
fb≧Ｉthのときに前記トレリス計算回路の２つの出力を
交換する操作であることを特徴とすることができる。
記トレリス変分調整部の前記振幅制限操作は、ｍビット
信号の最大信号値Ｉmax （２m −１），帰還信号Ｉfb，
絶対値操作を｜・｜で表すとき、前記トレリス計算回路
の出力信号値をＩmax ×｜Ｉmax −２×Ｉfb｜以下に制
限することを特徴とし、前記トレリス変分調整部の前記
交換操作は、Ｉth＝（Ｉmax ＋１）／２とするとき、Ｉ
fb≧Ｉthのときに前記トレリス計算回路の２つの出力を
交換する操作であることを特徴とすることができる。
【００４０】また、本発明のトリレス変分調整方法は、
前記シフトレジスタの受信語入力端から数えてｉ番目の
レジスタ出力をＳi とするとき、
前記シフトレジスタの受信語入力端から数えてｉ番目の
レジスタ出力をＳi とするとき、
【００４１】
【外７】
【００４２】を誤り訂正動作時に値０（ｍビット信号の
最小信号値）にセットする工程と、毎クロックの帰還信
号を監視しながら必要に応じて
最小信号値）にセットする工程と、毎クロックの帰還信
号を監視しながら必要に応じて
【００４３】
【外８】
【００４４】振幅制限操作と交換操作を施す工程とを有
し、前記振幅制限操作を施す工程では、ｍビット信号の
最大信号値Ｉmax （２m −１），帰還信号Ｉfb，絶対値
操作を｜・｜で表すとき、前記トレリス計算回路の出力
信号値をＩmax ×｜Ｉmax −２×Ｉfb｜以下に制限する
こと実行し、前記交換操作を施す工程では、Ｉth＝（Ｉ
max ＋１）／２とするとき、Ｉfb≧Ｉthのときに前記ト
レリス計算回路の２つの出力を交換する操作を実行する
ことを特徴とする。
し、前記振幅制限操作を施す工程では、ｍビット信号の
最大信号値Ｉmax （２m −１），帰還信号Ｉfb，絶対値
操作を｜・｜で表すとき、前記トレリス計算回路の出力
信号値をＩmax ×｜Ｉmax −２×Ｉfb｜以下に制限する
こと実行し、前記交換操作を施す工程では、Ｉth＝（Ｉ
max ＋１）／２とするとき、Ｉfb≧Ｉthのときに前記ト
レリス計算回路の２つの出力を交換する操作を実行する
ことを特徴とする。
【００４５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００４６】図４は本発明による遅延訂正型トレリス軟
判定誤り訂正回路の一実施形態における、符号長ｎ、直
交する複合パリティ検査和の数Ｊなる多数決論理復号可
能な符号のための基本構成を示す。
判定誤り訂正回路の一実施形態における、符号長ｎ、直
交する複合パリティ検査和の数Ｊなる多数決論理復号可
能な符号のための基本構成を示す。
【００４７】図４に示す遅延訂正型トレリス軟判定誤り
訂正回路は、ｍ（＞１）ビット幅の受信語入力端子１０
０と、シフトレジスタ回路１０と、トレリス計算部２０
と、誤り判定部３０と、しきい値制御回路４０と、出力
処理部５０と、復号出力端子２００とを備えており、上
記誤り判定部３０は、トレリス変分調整部６０と、誤り
判定基本部３０′とを含む。
訂正回路は、ｍ（＞１）ビット幅の受信語入力端子１０
０と、シフトレジスタ回路１０と、トレリス計算部２０
と、誤り判定部３０と、しきい値制御回路４０と、出力
処理部５０と、復号出力端子２００とを備えており、上
記誤り判定部３０は、トレリス変分調整部６０と、誤り
判定基本部３０′とを含む。
【００４８】シフトレジスタ回路１０は、少なくとも
（ｎ＋α）×ｍ×ｍ2 ビット分のレジスタからなり、図
５の（ａ）に示すように、全てのｍビットレジスタを
（ｎ＋α）×ｍ2 個分直列に接続するか、あるいはまた
図５の（ｂ）に示すように、ｍビットレジスタをｎ＋α
個直列に接続したものをｍ2 個並列に用いることによっ
て構成する。ここで、ｍ2 は上記誤り判定部３０の内部
の信号遅延をクロック数（正の整数）であらわしたもの
であり、αは０または正の整数であって、トレリス計算
部２０内の信号遅延をｍ1 とするとき、α＝ｍ1 ／ｍ2
であるものとする。ただし、図５の（ｂ）の構成を用い
るときには、ｍ2 個の異なる受信語を並列に入力し、図
５の（ａ）の構成を用いるときには、予めｍ2 個の受信
語を一定の順序で切り替えながら供給するものとする。
（ｎ＋α）×ｍ×ｍ2 ビット分のレジスタからなり、図
５の（ａ）に示すように、全てのｍビットレジスタを
（ｎ＋α）×ｍ2 個分直列に接続するか、あるいはまた
図５の（ｂ）に示すように、ｍビットレジスタをｎ＋α
個直列に接続したものをｍ2 個並列に用いることによっ
て構成する。ここで、ｍ2 は上記誤り判定部３０の内部
の信号遅延をクロック数（正の整数）であらわしたもの
であり、αは０または正の整数であって、トレリス計算
部２０内の信号遅延をｍ1 とするとき、α＝ｍ1 ／ｍ2
であるものとする。ただし、図５の（ｂ）の構成を用い
るときには、ｍ2 個の異なる受信語を並列に入力し、図
５の（ａ）の構成を用いるときには、予めｍ2 個の受信
語を一定の順序で切り替えながら供給するものとする。
【００４９】シフトレジスタ回路１０には、復号開始か
らｎ×ｍ2 クロック期間（図５の（ａ）の構成の場
合）、またはｍクロック期間（図５の（ｂ）の構成の場
合）だけ受信語入力端子１００からクロック（データ転
送クロック）に同期して受信語データが読み込まれる。
ここで図５の（ｂ）に記載のシフトレジスタ回路は、図
５の（ａ）に記載のシフトレジスタ回路に比べて１／ｍ
2 倍のクロックで駆動するが、スイッチ回路によりｍ2
個のレジスタデータを一定の順序で切り替えることによ
り、トレリス計算部２０へのデータ転送速度はいずれの
場合も同一となる。
らｎ×ｍ2 クロック期間（図５の（ａ）の構成の場
合）、またはｍクロック期間（図５の（ｂ）の構成の場
合）だけ受信語入力端子１００からクロック（データ転
送クロック）に同期して受信語データが読み込まれる。
ここで図５の（ｂ）に記載のシフトレジスタ回路は、図
５の（ａ）に記載のシフトレジスタ回路に比べて１／ｍ
2 倍のクロックで駆動するが、スイッチ回路によりｍ2
個のレジスタデータを一定の順序で切り替えることによ
り、トレリス計算部２０へのデータ転送速度はいずれの
場合も同一となる。
【００５０】以下の遅延の単位とするクロックは、シフ
トレジスタ回路１０からトレリス計算部２０へのデータ
転送に用いるクロックであるものとする。シフトレジス
タへの受信語の入力が完了して以後、復号操作終了まで
の期間は、シフトレジスタ回路１０へは誤り判定部３０
の出力（帰還信号）３００が、シフトレジスタ回路１０
のβ番目のレジスタ入力に帰還して供給されている。こ
こでβは、図５の（ａ）の構成では、（α＋１）×ｍ2
＋１であり、また図５の（ｂ）の構成では、並列に構成
されたｍ2 個のシフトレジスタのそれぞれのα＋２であ
る。後者の場合、シフトレジスタのそれぞれのα＋２番
目のレジスタに一定の順序を保ちながら誤り判定部３０
の出力３００を供給する。
トレジスタ回路１０からトレリス計算部２０へのデータ
転送に用いるクロックであるものとする。シフトレジス
タへの受信語の入力が完了して以後、復号操作終了まで
の期間は、シフトレジスタ回路１０へは誤り判定部３０
の出力（帰還信号）３００が、シフトレジスタ回路１０
のβ番目のレジスタ入力に帰還して供給されている。こ
こでβは、図５の（ａ）の構成では、（α＋１）×ｍ2
＋１であり、また図５の（ｂ）の構成では、並列に構成
されたｍ2 個のシフトレジスタのそれぞれのα＋２であ
る。後者の場合、シフトレジスタのそれぞれのα＋２番
目のレジスタに一定の順序を保ちながら誤り判定部３０
の出力３００を供給する。
【００５１】トレリス計算部２０は、例えば図２に示す
トレリス計算回路のＪ個から構成する。
トレリス計算回路のＪ個から構成する。
【００５２】トレリス計算部２０及び誤り判定部３０に
上述のように遅延が存在するので、帰還信号３００は、
図１の従来回路に比べて、一定期間遅延して生成され
る。このようにして生成された帰還信号３００は、誤り
判定回路として復号中の誤りが後方に伝搬しないように
するために、シフトレジスタ回路１０の受信語入力端
（１ビット目）ではなく、トレリス計算部２０と誤り判
定部３０の遅延に相当する量のβだけ後方にシフトして
帰還させる必要がある。これを遅延訂正と呼ぶ。
上述のように遅延が存在するので、帰還信号３００は、
図１の従来回路に比べて、一定期間遅延して生成され
る。このようにして生成された帰還信号３００は、誤り
判定回路として復号中の誤りが後方に伝搬しないように
するために、シフトレジスタ回路１０の受信語入力端
（１ビット目）ではなく、トレリス計算部２０と誤り判
定部３０の遅延に相当する量のβだけ後方にシフトして
帰還させる必要がある。これを遅延訂正と呼ぶ。
【００５３】なお、従来例の黒田ほか：特願平５−３０
３００３号で開示された構成はβ＝１の場合に相当す
る。一方、本発明はβ＞１の場合を対象とするものであ
る。
３００３号で開示された構成はβ＝１の場合に相当す
る。一方、本発明はβ＞１の場合を対象とするものであ
る。
【００５４】遅延訂正を行った場合、シフトレジスタの
受信語入力端から見てβ番目のレジスタよりも手前（受
信語入力端に近い側）にあるレジスタへは、本来入力さ
れるべきデータが到着しなくなるため、そのままでは以
下の理由により、これらのレジスタデータを使用するト
レリス計算部２０の結果に不正なものが現れるようにな
り、復号は正しく行われない。
受信語入力端から見てβ番目のレジスタよりも手前（受
信語入力端に近い側）にあるレジスタへは、本来入力さ
れるべきデータが到着しなくなるため、そのままでは以
下の理由により、これらのレジスタデータを使用するト
レリス計算部２０の結果に不正なものが現れるようにな
り、復号は正しく行われない。
【００５５】（遅延訂正時の不具合の状況）すなわち、
シフトレジスタ回路１０の受信語入力端から数えてｋ番
目のレジスタ、またはそのレジスタの出力をＳk とする
とき、遅延訂正時には、
シフトレジスタ回路１０の受信語入力端から数えてｋ番
目のレジスタ、またはそのレジスタの出力をＳk とする
とき、遅延訂正時には、
【００５６】
【外９】
【００５７】新たな信号入力が無い状態*1) となる。本
来これらがどのような値をとっているかは、回路の構成
方法に依存するが、ここでは簡単のため、有意な帰還信
号*2)が
来これらがどのような値をとっているかは、回路の構成
方法に依存するが、ここでは簡単のため、有意な帰還信
号*2)が
【００５８】
【外１０】
【００５９】以降の時刻においては、これらのレジスタ
群は最小信号値０にリセットされるものと仮定する*3)
と、この場合の不具合は、図２のトレリス計算回路にお
いて、入力の幾つかが０にスタックした状態の故障が発
生することになる。トレリス計算回路は、マクロに見る
とＩmax に近い入力数の奇偶によって、２つの出力Ｉ０
とＩ１が反転するように動作するものであるから、０に
固定された（０スタックした）入力の値がＩmax に近か
った場合には、トレリス計算回路の出力に誤差が発生す
るのみならず、場合によってはＩ０とＩ１の値が反転す
るような不具合が発生する。
群は最小信号値０にリセットされるものと仮定する*3)
と、この場合の不具合は、図２のトレリス計算回路にお
いて、入力の幾つかが０にスタックした状態の故障が発
生することになる。トレリス計算回路は、マクロに見る
とＩmax に近い入力数の奇偶によって、２つの出力Ｉ０
とＩ１が反転するように動作するものであるから、０に
固定された（０スタックした）入力の値がＩmax に近か
った場合には、トレリス計算回路の出力に誤差が発生す
るのみならず、場合によってはＩ０とＩ１の値が反転す
るような不具合が発生する。
【００６０】＊１），＊２）：この種の誤り訂正回路で
は、符号長ｎの受信語に対して一連の復号動作を開始す
る前に、ｎビットの受信語データをシフトレジスタに全
て格納する必要がある。シフトレジスタに受信語が全て
格納された段階で誤り判定部３０において計算される帰
還信号３００は、ある参照ビット（Ｓn ）に対するその
時点での正誤の判定結果に相当するものである。この帰
還信号３００の値は、受信語を、すなわちシフトレジス
タ回路１０を、巡回シフトさせるときに、Ｓnの新しい
値としてシフトレジスタ回路１０の適切な位置に帰還さ
れてゆく。このように、シフトレジスタ１０の動作に
は、受信語の格納期間と、受信語の逐次復号動作期
間とがある。本文中の新たな信号入力の無い期間とは、
上記逐次復号動作期間のことであり、有意な帰還信号
とは、上記の期間に発生する帰還信号３００のことで
ある。
は、符号長ｎの受信語に対して一連の復号動作を開始す
る前に、ｎビットの受信語データをシフトレジスタに全
て格納する必要がある。シフトレジスタに受信語が全て
格納された段階で誤り判定部３０において計算される帰
還信号３００は、ある参照ビット（Ｓn ）に対するその
時点での正誤の判定結果に相当するものである。この帰
還信号３００の値は、受信語を、すなわちシフトレジス
タ回路１０を、巡回シフトさせるときに、Ｓnの新しい
値としてシフトレジスタ回路１０の適切な位置に帰還さ
れてゆく。このように、シフトレジスタ１０の動作に
は、受信語の格納期間と、受信語の逐次復号動作期
間とがある。本文中の新たな信号入力の無い期間とは、
上記逐次復号動作期間のことであり、有意な帰還信号
とは、上記の期間に発生する帰還信号３００のことで
ある。
【００６１】＊３）：レジスタの入力が不定であるのは
回路の安定動作を図る上から望ましくない。ただし、固
定値が０（最小信号値）である必然性はなく、０〜Ｉ
max までのどの値に固定されるのかがわかっていればよ
い。ただし、あらゆる場合について述べるのは煩雑であ
るので、以下では最小信号値に固定される場合について
のみ説明する。
回路の安定動作を図る上から望ましくない。ただし、固
定値が０（最小信号値）である必然性はなく、０〜Ｉ
max までのどの値に固定されるのかがわかっていればよ
い。ただし、あらゆる場合について述べるのは煩雑であ
るので、以下では最小信号値に固定される場合について
のみ説明する。
【００６２】上記の遅延訂正時の不具合の解決法につい
て述べる前に、図２のトレリス計算回路において、帰還
信号３００が入力されるべきところで０スタックしてい
る場合の出力がどのような損傷をうける可能性があるの
かについて、表６を参照しながら検討する。表６は、入
力ビット幅が４（ｍ＝４）の場合について、０スタック
のあるトレリス計算回路出力のうち、帰還信号ｆｂに応
じて振幅制御操作及び交換操作を行う必要のある範囲を
示す。
て述べる前に、図２のトレリス計算回路において、帰還
信号３００が入力されるべきところで０スタックしてい
る場合の出力がどのような損傷をうける可能性があるの
かについて、表６を参照しながら検討する。表６は、入
力ビット幅が４（ｍ＝４）の場合について、０スタック
のあるトレリス計算回路出力のうち、帰還信号ｆｂに応
じて振幅制御操作及び交換操作を行う必要のある範囲を
示す。
【００６３】
【表６】
【００６４】表６は、図２に記載の初段の演算ユニット
２７−２において、２つの入力Ｓi1とＳi2に対する演算
ユニット２７−２の出力Ｉ０（ｉ，１）とＩ１（ｉ，
１）をｍ＝４の場合について、Ｉ０（ｉ，１）／Ｉ１
（ｉ，１）の形式で例示したものである。
２７−２において、２つの入力Ｓi1とＳi2に対する演算
ユニット２７−２の出力Ｉ０（ｉ，１）とＩ１（ｉ，
１）をｍ＝４の場合について、Ｉ０（ｉ，１）／Ｉ１
（ｉ，１）の形式で例示したものである。
【００６５】
【外１１】
【００６６】これまでの説明により遅延訂正型誤り訂正
回路では、この演算ユニット２７−２の出力は、Ｓi1が
０スタックした状態として表６の第２列目のようになる
が、仮に帰還信号３００（表６および後述の表７では帰
還信号をｆｂとした）の値が何らかの方法で既知である
ならば、その値に応じて、 （ａ）表６で太枠で囲んだ領域については、演算ユニッ
トの値の出力の最大値を
回路では、この演算ユニット２７−２の出力は、Ｓi1が
０スタックした状態として表６の第２列目のようになる
が、仮に帰還信号３００（表６および後述の表７では帰
還信号をｆｂとした）の値が何らかの方法で既知である
ならば、その値に応じて、 （ａ）表６で太枠で囲んだ領域については、演算ユニッ
トの値の出力の最大値を
【００６７】
【数３】
Ｉmax ×｜Ｉmax −２×ｆｂ｜ ……（１）
以下に制限する必要があることと、
（ｂ）帰還信号のｆｂが（Ｉmax ＋１）／２以上となる
場合には、トレリス計算回路の２つの出力（Ｉ０とＩ
１）を交換しなければならないことがわかる。
場合には、トレリス計算回路の２つの出力（Ｉ０とＩ
１）を交換しなければならないことがわかる。
【００６８】上記の（ａ）の制限を実行する振幅制限操
作と上記の（ｂ）の交換を実行する交換操作とを合わせ
て、トレリス変分調整（操作）と呼ぶ。
作と上記の（ｂ）の交換を実行する交換操作とを合わせ
て、トレリス変分調整（操作）と呼ぶ。
【００６９】下記の表７に、時刻ｔに非ゼロの帰還信号
ｆｂを検出したときの、時刻ｔ＋１以降の時刻での帰還
信号判定を正しく行うために、その出力にトレリス変分
調整を行う必要のあるトレリス計算回路を、（２７３，
１９１）差集合巡回符号と（１０５７，８１３）差集合
巡回符号との場合について例示した。
ｆｂを検出したときの、時刻ｔ＋１以降の時刻での帰還
信号判定を正しく行うために、その出力にトレリス変分
調整を行う必要のあるトレリス計算回路を、（２７３，
１９１）差集合巡回符号と（１０５７，８１３）差集合
巡回符号との場合について例示した。
【００７０】
【表７】
【００７１】ここで、トレリス計算回路の出力は０スタ
ックする信号入力の位置に依存しないことに注意する必
要がある。これは、トレリス計算回路が基本的に多数の
入力の中の奇偶判定器として機能するべきものであっ
て、信号入力の物理的な位置によって演算結果に変化が
現れるべきものでないことから明らかである。よって、
上記説明は、トレリス計算回路の初段以外の演算ユニッ
トの入力が０スタックしているときにも同様に成り立っ
ている。
ックする信号入力の位置に依存しないことに注意する必
要がある。これは、トレリス計算回路が基本的に多数の
入力の中の奇偶判定器として機能するべきものであっ
て、信号入力の物理的な位置によって演算結果に変化が
現れるべきものでないことから明らかである。よって、
上記説明は、トレリス計算回路の初段以外の演算ユニッ
トの入力が０スタックしているときにも同様に成り立っ
ている。
【００７２】同じトレリス計算回路の複数の入力が０ス
タックしている場合（β＞３の場合の表７の（１０５
７，８１３）符号のＡ3 などがその例である。）でも、
本回路の逐次復号性により、０スタック位置における本
来の値（逐次計算されるｆｂの値）の計算に不具合は生
じない。ただし、次のような付加的な手順が必要にな
る。
タックしている場合（β＞３の場合の表７の（１０５
７，８１３）符号のＡ3 などがその例である。）でも、
本回路の逐次復号性により、０スタック位置における本
来の値（逐次計算されるｆｂの値）の計算に不具合は生
じない。ただし、次のような付加的な手順が必要にな
る。
【００７３】（ｃ）０スタック位置に対する帰還信号ｆ
ｂの各々について上式（１）を最小化するものをトレリ
ス計算回路の出力振幅の最大値とすること。
ｂの各々について上式（１）を最小化するものをトレリ
ス計算回路の出力振幅の最大値とすること。
【００７４】（ｄ）上記（ｂ）の交換操作におけるしき
い値（Ｉmax ＋１）／２を越える帰還信号ｆｂが奇数個
である場合についてのみ交換操作を行うこと。
い値（Ｉmax ＋１）／２を越える帰還信号ｆｂが奇数個
である場合についてのみ交換操作を行うこと。
【００７５】以上の操作（ａ）〜（ｄ）を実行する、本
発明によるトレリス変分調整部６０を含む誤り判定部３
０の構成例を図６に示す。図６において、トレリス計算
回路２０の出力を入力する中間結果入力端子３１−０及
び３１−１と、総和回路３２−１，３２−２と、
発明によるトレリス変分調整部６０を含む誤り判定部３
０の構成例を図６に示す。図６において、トレリス計算
回路２０の出力を入力する中間結果入力端子３１−０及
び３１−１と、総和回路３２−１，３２−２と、
【００７６】
【外１２】
【００７７】自乗回路３４−１，３４−２と、加算回路
３５−１，３５−２と、減算回路３５−３と、誤り訂正
基本部３０′と、トレリス変分補償回路６０′とを含
む。この構成において誤り訂正基本部３０′を除いた部
分を、トレリス変分調整部６０と呼ぶ。なお、図中のＩ
０′（ｊ），Ｉ１′（ｊ）は、
３５−１，３５−２と、減算回路３５−３と、誤り訂正
基本部３０′と、トレリス変分補償回路６０′とを含
む。この構成において誤り訂正基本部３０′を除いた部
分を、トレリス変分調整部６０と呼ぶ。なお、図中のＩ
０′（ｊ），Ｉ１′（ｊ）は、
【００７８】
【外１３】
【００７９】である。
【００８０】ここで総和回路３２−１，３２−２は、基
本的には図３の総和回路と同機能のものであるが、０ス
タックを含むトレリス計算回路
本的には図３の総和回路と同機能のものであるが、０ス
タックを含むトレリス計算回路
【００８１】
【外１４】
【００８２】
【数４】
【００８３】の出力Ｉ０′，Ｉ１′だけは、後にトレリ
ス変分調整操作を行って正しい値を得た後に別途加算す
る構成となっている。また、トレリス変分調整部６０と
誤り判定基本部３０′とを合わせた遅延はｍ2 クロック
分である。また、図６でのブロック６０Ａの部分は、こ
れに含まれる各ブロックの演算結果が、誤り判定結果に
不都合を与えないという意味で互いに適切な時刻に出力
されるように考慮すべき範囲を例示している。
ス変分調整操作を行って正しい値を得た後に別途加算す
る構成となっている。また、トレリス変分調整部６０と
誤り判定基本部３０′とを合わせた遅延はｍ2 クロック
分である。また、図６でのブロック６０Ａの部分は、こ
れに含まれる各ブロックの演算結果が、誤り判定結果に
不都合を与えないという意味で互いに適切な時刻に出力
されるように考慮すべき範囲を例示している。
【００８４】本発明によるトレリス変分調整部６０のト
レリス変分補償回路６０′の一構成例を図７に示す。図
７に示すように、本発明によるトレリス変分調整部６０
のトレリス変分補償回路６０′は、シフトレジスタ回路
６１と、トレリス変分調整回路６２を含む。
レリス変分補償回路６０′の一構成例を図７に示す。図
７に示すように、本発明によるトレリス変分調整部６０
のトレリス変分補償回路６０′は、シフトレジスタ回路
６１と、トレリス変分調整回路６２を含む。
【００８５】シフトレジスタ回路６１は、帰還信号入力
端子３００から入力される帰還信号ｆｂを必要な期間保
持するためのもので、データレジスタ６１−ｘ−ｙから
構成される。ここでデータレジスタ６１−ｘ−ｙは、こ
のシフトレジスタ回路６１の入力端子３００から数えた
位置をｚとするとき、
端子３００から入力される帰還信号ｆｂを必要な期間保
持するためのもので、データレジスタ６１−ｘ−ｙから
構成される。ここでデータレジスタ６１−ｘ−ｙは、こ
のシフトレジスタ回路６１の入力端子３００から数えた
位置をｚとするとき、
【００８６】
【数５】ｘ＝ｉｎｔ（（ｚ−１）／ｍ2 ）＋１
ｙ＝ｚ−ｍ2 ×（ｘ−１）
であるものを指す（注：ｉｎｔ（Ｒ）は、実数Ｒ以下の
最大の整数を求める演算をあらわす。）。
最大の整数を求める演算をあらわす。）。
【００８７】トレリス変分調整回路６２は、０スタック
を含むトレリス計算回路
を含むトレリス計算回路
【００８８】
【外１５】
【００８９】
【数６】
【００９０】の出力Ｉ０′を入力する中間結果入力端子
６５−０と、
６５−０と、
【００９１】
【数７】
【００９２】の出力Ｉ１′を入力する中間結果入力端子
６５−１と、トレリス変分調整後の出力Ｉ０とＩ１を出
力する調整後出力信号端子６７−０と６７−１と、振幅
制限部６３と交換部６４とからなり、上記シフトレジス
タ回路６１の入力側から数えてｍ2 の整数倍の位置にあ
るレジスタ６１−ｘ−ｍ2 の出力ｆｂ（ｔ−ｘ）に応じ
て、上記トレリス変分調整操作を実行するものである。
ここで、
６５−１と、トレリス変分調整後の出力Ｉ０とＩ１を出
力する調整後出力信号端子６７−０と６７−１と、振幅
制限部６３と交換部６４とからなり、上記シフトレジス
タ回路６１の入力側から数えてｍ2 の整数倍の位置にあ
るレジスタ６１−ｘ−ｍ2 の出力ｆｂ（ｔ−ｘ）に応じ
て、上記トレリス変分調整操作を実行するものである。
ここで、
【００９３】
【数８】
【００９４】の出力は、ｆｂ（ｔ−ｋ）を参照しながら
調整する。
調整する。
【００９５】トレリス変分調整回路６２の振幅制限部６
３と交換部６４の機能は、上記したトレリス変分調整操
作の振幅制限操作（ａ）と交換操作（ｂ）の通りである
が、より具体的には図８に示すようになる。
３と交換部６４の機能は、上記したトレリス変分調整操
作の振幅制限操作（ａ）と交換操作（ｂ）の通りである
が、より具体的には図８に示すようになる。
【００９６】図４のしきい値制御回路４０は、復号開始
以降の経過クロック数を参照しながら決められたシーケ
ンスに従って誤り判定部３０で使用するしきい値ＴＨを
発生する回路である。また、出力処理部５０は、誤り判
定部３０の出力に適当なしきい値処理を行って２値信号
出力を復号出力端子２００へ出力する回路である。
以降の経過クロック数を参照しながら決められたシーケ
ンスに従って誤り判定部３０で使用するしきい値ＴＨを
発生する回路である。また、出力処理部５０は、誤り判
定部３０の出力に適当なしきい値処理を行って２値信号
出力を復号出力端子２００へ出力する回路である。
【００９７】なお、上述した本発明の実施形態ではシフ
トレジスタ回路の受信語入力端からβ−１個のレジスタ
を０にリセットする場合について説明を行ったが、シフ
トレジスタがｍビット信号の最小信号値でなく、Ｉmax
以下の任意の値に固定される場合における補償操作も、
上記補償操作の詳細な記述から類推容易である。
トレジスタ回路の受信語入力端からβ−１個のレジスタ
を０にリセットする場合について説明を行ったが、シフ
トレジスタがｍビット信号の最小信号値でなく、Ｉmax
以下の任意の値に固定される場合における補償操作も、
上記補償操作の詳細な記述から類推容易である。
【００９８】
【発明の効果】以上説明したように、本発明によれば、
トレリス軟判定誤り訂正回路中の帰還経路をパイプライ
ン化した場合の、信号処理に使用すべきデータ群相互の
タイミングの時間的ずれを回避するために有効な補償手
段を実現したので、トレリス軟判定型の誤り訂正回路に
おいて任意段数のパイプライン化を施すことが可能とな
り、従来技術に比べて、最大（α＋１）×ｍ2 （＝ｍ1
＋ｍ2 ）倍ほど高速なトレリス軟判定型誤り訂正回路が
実現できる効果がある。
トレリス軟判定誤り訂正回路中の帰還経路をパイプライ
ン化した場合の、信号処理に使用すべきデータ群相互の
タイミングの時間的ずれを回避するために有効な補償手
段を実現したので、トレリス軟判定型の誤り訂正回路に
おいて任意段数のパイプライン化を施すことが可能とな
り、従来技術に比べて、最大（α＋１）×ｍ2 （＝ｍ1
＋ｍ2 ）倍ほど高速なトレリス軟判定型誤り訂正回路が
実現できる効果がある。
【図１】従来のトレリス軟判定誤り訂正回路の構成例を
示すブロック図である。
示すブロック図である。
【図２】従来のトレリス軟判定誤り訂正回路におけるト
レリス計算回路の構成例を示すブロック図である。
レリス計算回路の構成例を示すブロック図である。
【図３】従来のトレリス軟判定誤り訂正回路における誤
り判定部の構成例を示すブロック図である。
り判定部の構成例を示すブロック図である。
【図４】本発明による遅延訂正型トレリス軟判定誤り訂
正回路の基本構成を示すブロック図である。
正回路の基本構成を示すブロック図である。
【図５】本発明による遅延訂正型トレリス軟判定誤り訂
正回路におけるシフトレジスタ回路の構成例を示す結線
図である。
正回路におけるシフトレジスタ回路の構成例を示す結線
図である。
【図６】本発明によるトレリス変分調整部を含む誤り判
定部の構成例を示すブロック図である。
定部の構成例を示すブロック図である。
【図７】本発明によるトレリス変分調整部におけるトレ
リス変分補償回路の構成例を示すブロック図である。
リス変分補償回路の構成例を示すブロック図である。
【図８】本発明によるトレリス変分補償回路の（ａ）振
幅制御部、及び（ｂ）交換部の構成例を示す機能ブロッ
ク図である。
幅制御部、及び（ｂ）交換部の構成例を示す機能ブロッ
ク図である。
１０ シフトレジスタ回路
２０ トレリス計算回路
２１ 信号入力端子
２２ 自乗回路
２３ 差分自乗回路
２４ 加算回路
２５ 最小値回路
２６ 出力決定回路
２７ 演算ユニット
３０ 誤り判定部
３０′ 誤り判定基本部
３１ 中間結果入力端子
３２ 総和回路
３３ 最終ビット入力端子
３４ 自乗回路
３５−１，３５−２ 加算回路
３５−３ 減算回路
３６ Ｄ値計算回路
３７ 比較回路
３８ 判定回路
３９ しきい値入力端子
４０ しきい値制御回路
５０ 出力処理部
６０ トレリス変分調整部
６０′ トレリス変分補償回路
６１ シフトレジスタ回路
６２ トレリス変分調整回路
６３ 振幅制限部
６４ 交換部
６５ 中間結果入力端子
６６ 遅延帰還信号入力端子
６７ 中間結果出力端子（調整後）
１００ 受信語入力端子（ｍビット幅）
２００ 復号出力端子
３００ 帰還信号（入力端子／出力端子）
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(72)発明者 高田 政幸
東京都世田谷区砧一丁目10番11号 日本
放送協会 放送技術研究所内
(56)参考文献 特開 平７−162319（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 13/43
H04L 1/00
G06F 11/00
Claims (6)
- 【請求項１】 ｍ（ｍ＞１）ビット幅のバイナリ信号を
入力とし、符号長ｎなる多数決論理復号可能な符号を復
号するトレリス軟判定誤り訂正回路において、 受信語入力端からβ番目（β＞１）のレジスタに帰還さ
れた判定結果の入力端子を持つシフトレジスタと、 該シフトレジスタからトレリス計算回路へのデータ転送
クロックを単位としてｍ1 クロック遅延して演算結果を
出力するトレリス計算部と、 前記シフトレジスタから前記トレリス計算回路へのデー
タ転送クロックを単位としてｍ2 クロック遅延して演算
結果を出力する誤り判定部とを有することを特徴とする
トレリス軟判定誤り訂正回路。 - 【請求項２】 請求項１に記載のトレリス軟判定誤り訂
正回路において、 前記ｍ1 、ｍ2 、βの各定数は、ｍ2 は正の整数、ｍ1
＝α×ｍ2 ，α＝０または正の整数、β＝α＋２または
β＝（α＋１）×ｍ2 ＋１であることを特徴とするトレ
リス軟判定誤り訂正回路。 - 【請求項３】 請求項１または２に記載のトレリス軟判
定誤り訂正回路において、 前記誤り判定部は、前記シフトレジスタへの帰還信号を
監視しつつ、β＝１の場合のトレリス軟判定誤り判定回
路との誤差を補償するトレリス変分調整部を有すること
を特徴とするトレリス軟判定誤り訂正回路。 - 【請求項４】 請求項３に記載のトレリス軟判定誤り訂
正回路において、 前記トレリス変分調整部は、前記シフトレジスタの受信
語入力端から数えてｉ番目のレジスタ出力をＳi とする
とき、 【外１】 を誤り訂正動作時に値０（ｍビット信号の最小信号値）
にセットし、毎クロックの帰還信号を監視しながら必要
に応じて 【外２】 振幅制限操作と交換操作を施すことを特徴とするトレリ
ス軟判定誤り訂正回路。 - 【請求項５】 請求項４に記載のトレリス軟判定誤り訂
正回路において、 前記トレリス変分調整部の前記振幅制限操作は、ｍビッ
ト信号の最大信号値Ｉmax （２m −１），帰還信号
Ｉfb，絶対値操作を｜・｜で表すとき、前記トレリス計
算回路の出力信号値をＩmax ×｜Ｉmax −２×Ｉfb｜以
下に制限することを特徴とし、 前記トレリス変分調整部の前記交換操作は、Ｉth＝（Ｉ
max ＋１）／２とするとき、Ｉfb≧Ｉthのときに前記ト
レリス計算回路の２つの出力を交換する操作であること
を特徴とするトレリス軟判定誤り訂正回路。 - 【請求項６】 請求項３に記載の前記トレリス変分調整
部でのトリレス変分調整方法において、 前記シフトレジスタの受信語入力端から数えてｉ番目の
レジスタ出力をＳi とするとき、 【外３】 を誤り訂正動作時に値０（ｍビット信号の最小信号値）
にセットする工程と、 毎クロックの帰還信号を監視しながら必要に応じて 【外４】 振幅制限操作と交換操作を施す工程とを有し、 前記振幅制限操作を施す工程では、ｍビット信号の最大
信号値Ｉmax （２m −１），帰還信号Ｉfb，絶対値操作
を｜・｜で表すとき、前記トレリス計算回路の出力信号
値をＩmax ×｜Ｉmax −２×Ｉfb｜以下に制限すること
実行し、 前記交換操作を施す工程では、Ｉth＝（Ｉmax ＋１）／
２とするとき、Ｉfb≧Ｉthのときに前記トレリス計算回
路の２つの出力を交換する操作を実行することを特徴と
するトリレス変分調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14926396A JP3452725B2 (ja) | 1996-06-11 | 1996-06-11 | トレリス軟判定誤り訂正回路およびトレリス変分調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14926396A JP3452725B2 (ja) | 1996-06-11 | 1996-06-11 | トレリス軟判定誤り訂正回路およびトレリス変分調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09331261A JPH09331261A (ja) | 1997-12-22 |
| JP3452725B2 true JP3452725B2 (ja) | 2003-09-29 |
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ID=15471424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14926396A Expired - Fee Related JP3452725B2 (ja) | 1996-06-11 | 1996-06-11 | トレリス軟判定誤り訂正回路およびトレリス変分調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3452725B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014078945A (ja) * | 2012-10-10 | 2014-05-01 | Hgst Netherlands B V | 縮退故障を有するメモリセルに対応するためのデータ符号化及び復号化 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704431B1 (en) | 1998-09-04 | 2004-03-09 | Nippon Telegraph And Telephone Corporation | Method and apparatus for digital watermarking |
-
1996
- 1996-06-11 JP JP14926396A patent/JP3452725B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2014078945A (ja) * | 2012-10-10 | 2014-05-01 | Hgst Netherlands B V | 縮退故障を有するメモリセルに対応するためのデータ符号化及び復号化 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09331261A (ja) | 1997-12-22 |
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