JPH03242724A - デジタル演算処理装置 - Google Patents
デジタル演算処理装置Info
- Publication number
- JPH03242724A JPH03242724A JP3819990A JP3819990A JPH03242724A JP H03242724 A JPH03242724 A JP H03242724A JP 3819990 A JP3819990 A JP 3819990A JP 3819990 A JP3819990 A JP 3819990A JP H03242724 A JPH03242724 A JP H03242724A
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- JP
- Japan
- Prior art keywords
- data
- memory
- clock
- processing
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 49
- 230000003111 delayed effect Effects 0.000 claims abstract description 12
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、入力クロックに同期して動作するデジタル演
算処理装置に関する。
算処理装置に関する。
(従来の技術)
近年、デジタル演算処理装置は、その利用技術分野の広
がりに伴い、処理速度の高速化が要求され、処理するデ
ータの量も膨大なものになってきた。
がりに伴い、処理速度の高速化が要求され、処理するデ
ータの量も膨大なものになってきた。
このようなデジタル演算処理装置は、主に基準入力クロ
ックに同期して全体が動作する様に構成される。今、デ
ータと、そのデータの識別番号がクロックに同期して次
々に入力される回路において、同一の識別番号のデータ
を順次加算する演算回路を考える。
ックに同期して全体が動作する様に構成される。今、デ
ータと、そのデータの識別番号がクロックに同期して次
々に入力される回路において、同一の識別番号のデータ
を順次加算する演算回路を考える。
従来、前述の演算回路では、演算結果格納用のメモリを
用意し、演算開始前にメモリ内容を全てゼロにクリアし
ておき、前記識別番号をメモリアドレスとしてそのメモ
リの内容を読み出し、その読み出したデータと入力デー
タを加算し、その加算結果を演算結果格納用メモリの同
一アドレスに書き込むという動作が行なわれていた。こ
の様な一連の処理動作は1クロツで実行される。
用意し、演算開始前にメモリ内容を全てゼロにクリアし
ておき、前記識別番号をメモリアドレスとしてそのメモ
リの内容を読み出し、その読み出したデータと入力デー
タを加算し、その加算結果を演算結果格納用メモリの同
一アドレスに書き込むという動作が行なわれていた。こ
の様な一連の処理動作は1クロツで実行される。
ところが、最近では、クロックの周波数が上がり、1回
当りの処理時間が短くなったため、演算に要する時間が
不足する問題がある。また、演算対象のデータのビット
長が増えると、演算に要する時間が増加するので、1ク
ロック内に前述したような一連の演算処理が終了しない
といった問題があった。
当りの処理時間が短くなったため、演算に要する時間が
不足する問題がある。また、演算対象のデータのビット
長が増えると、演算に要する時間が増加するので、1ク
ロック内に前述したような一連の演算処理が終了しない
といった問題があった。
(発明が解決しようとする課題)
従来では、クロックの周波数の増加や演算対象のデータ
のビット長の増加によって演算時間の不足か招かれ、正
確な演算処理を行うことが困難であった。
のビット長の増加によって演算時間の不足か招かれ、正
確な演算処理を行うことが困難であった。
本発明は、上記事情に鑑みてなされたもので、1回当り
の処理時間が短くなったり、演算ビット長が増え処理時
間が足りなくなった場合でも、正確な演算結果を得るこ
とができるデジタル演算処理装置を提供することを目的
とする。
の処理時間が短くなったり、演算ビット長が増え処理時
間が足りなくなった場合でも、正確な演算結果を得るこ
とができるデジタル演算処理装置を提供することを目的
とする。
[発明の構成]
(課題を解決するための手段)
本発明は上記課題を解決するめに、処理結果の下位ビッ
トデータを記憶する第1のメモリと、処理結果の上位ビ
ットデータを記憶する第2のメモリと、前記下位ビット
データと入力データを加算する加算器と、この加算器の
演算結果であるキャリー出力を1クロック遅延させる第
1の遅延手段と、前記第1メモリに下位ビットデータを
記憶するためのメモリアドレスを1クロック遅延させて
前記第2のメモリに供給する第2の遅延手段と、前記第
1および第2のメモリから選択的にデータを読み出すデ
ータ読み出し手段と、前記第2のメモリから読み出され
たデータと前記第1の遅延手段で遅延されたキャリー出
力とを加算する加算手段とを具備したことを特徴とする
。
トデータを記憶する第1のメモリと、処理結果の上位ビ
ットデータを記憶する第2のメモリと、前記下位ビット
データと入力データを加算する加算器と、この加算器の
演算結果であるキャリー出力を1クロック遅延させる第
1の遅延手段と、前記第1メモリに下位ビットデータを
記憶するためのメモリアドレスを1クロック遅延させて
前記第2のメモリに供給する第2の遅延手段と、前記第
1および第2のメモリから選択的にデータを読み出すデ
ータ読み出し手段と、前記第2のメモリから読み出され
たデータと前記第1の遅延手段で遅延されたキャリー出
力とを加算する加算手段とを具備したことを特徴とする
。
(作 用)
本発明においては、入力データを順次加算する演算動作
において、その加算処理を1クロック内で処理できるビ
ット数に分割して行い、その加算結果によるキャリーを
1クロック分遅延させ、同じく1クロック遅延させたメ
モリアドレスを用いて、残りのビットの演算を行なって
いる。このため、処理時間が短い場合や、処理ビット数
が多い場合で°も、lクロック内で正確に演算処理を行
うことが可能となる。
において、その加算処理を1クロック内で処理できるビ
ット数に分割して行い、その加算結果によるキャリーを
1クロック分遅延させ、同じく1クロック遅延させたメ
モリアドレスを用いて、残りのビットの演算を行なって
いる。このため、処理時間が短い場合や、処理ビット数
が多い場合で°も、lクロック内で正確に演算処理を行
うことが可能となる。
(実施例)
以下、図面を参照して、この発明の詳細な説明する。
第1図にはこの発明の一実施例に係わるデジタル演算処
理装置の回路構成が示されている。このデジタル演算処
理装置は、入力データを順次加算して出力するものであ
り、ここでは入力データを8ビツト、識別番号を8ビツ
ト、演算結果を32ビツトとした場合の構成について説
明する。
理装置の回路構成が示されている。このデジタル演算処
理装置は、入力データを順次加算して出力するものであ
り、ここでは入力データを8ビツト、識別番号を8ビツ
ト、演算結果を32ビツトとした場合の構成について説
明する。
このデジタル演算処理装置は、下位ビットデータ用メモ
リ11上位ビットデータ用メモリ2、アドレスセレクタ
3a、3b、識別番号遅延用フリップフロップ4、上位
データ用加算器5、下位データ用加算器6、およびキャ
リー出力遅延用のフリップフロップ7を備えている。
リ11上位ビットデータ用メモリ2、アドレスセレクタ
3a、3b、識別番号遅延用フリップフロップ4、上位
データ用加算器5、下位データ用加算器6、およびキャ
リー出力遅延用のフリップフロップ7を備えている。
アドレスセレクタ3a、及び識別番号遅延用フリップフ
ロップ4の出力は、メモリ2のアドレス入力ADHに接
続されている。また、アドレスセレクタ8a及び3bの
出力は、メモリlのアドレス入力ADHに接続されてい
る。アドレスセレクタ3b及び識別番号遅延フリップフ
ロップ4の各々は、アウトプットイネーブル入力OEに
供給されるセレクト信号によってその出力がコントロー
ルされる。
ロップ4の出力は、メモリ2のアドレス入力ADHに接
続されている。また、アドレスセレクタ8a及び3bの
出力は、メモリlのアドレス入力ADHに接続されてい
る。アドレスセレクタ3b及び識別番号遅延フリップフ
ロップ4の各々は、アウトプットイネーブル入力OEに
供給されるセレクト信号によってその出力がコントロー
ルされる。
一方、アドレスセレクタ3aは、インバータ11により
反転されたセレクト信号によってその出力がコントロー
ルされる。このため、例えば、セレクト信号が論理“1
゛の時は、アドレスセレクタ3b及びフリップフロップ
4の出力動作が許可され、アドレスセレクタ3aの出力
動作は禁止される。この場合、メモリ1のアドレス入力
ADHにはアドレスセレクタ3bからの出力つまり識別
番号が供給され、メモリ2のアドレス入力ADRにはフ
リップフロップ4で1クロック遅延された状態の識別番
号が供給される。一方、セレクト信号が論理“0”の時
は、アドレスセレクタ3b及びフリップフロップ4の出
力動作が禁止され、アドレスセレクタ3aの出力動作だ
けが許可される。この場合、メモリ1のアドレス入力A
DRおよびメモリ2のアドレス入力ADRには、CPU
からのアドレスが共通に供給される。
反転されたセレクト信号によってその出力がコントロー
ルされる。このため、例えば、セレクト信号が論理“1
゛の時は、アドレスセレクタ3b及びフリップフロップ
4の出力動作が許可され、アドレスセレクタ3aの出力
動作は禁止される。この場合、メモリ1のアドレス入力
ADHにはアドレスセレクタ3bからの出力つまり識別
番号が供給され、メモリ2のアドレス入力ADRにはフ
リップフロップ4で1クロック遅延された状態の識別番
号が供給される。一方、セレクト信号が論理“0”の時
は、アドレスセレクタ3b及びフリップフロップ4の出
力動作が禁止され、アドレスセレクタ3aの出力動作だ
けが許可される。この場合、メモリ1のアドレス入力A
DRおよびメモリ2のアドレス入力ADRには、CPU
からのアドレスが共通に供給される。
下位データ用加算器6は、入力端Aに供給されるメモリ
1からの読み出しデータと入力端Bに供給される入力デ
ータとの加算を行い、その加算結果を出力端Sから出力
してメモリlに入力する。
1からの読み出しデータと入力端Bに供給される入力デ
ータとの加算を行い、その加算結果を出力端Sから出力
してメモリlに入力する。
フリップフロップ7は、下位データ用加算器6の出力端
COから出力されるキャリー出力を1システムクロック
分だけ遅延し、その遅延したキャリー出力を上位データ
用加算器5に供給する。
COから出力されるキャリー出力を1システムクロック
分だけ遅延し、その遅延したキャリー出力を上位データ
用加算器5に供給する。
上位データ用加算器5は、フリップフロップ7によって
遅延されたキャリー出力を入力端CIで受信し、そのキ
ャリー出力と入力端Aに供給されるメモリ2からの読み
出しデータとの加算を行い、その加算結果を出力端Sか
ら出力してメモリ2に入力する。
遅延されたキャリー出力を入力端CIで受信し、そのキ
ャリー出力と入力端Aに供給されるメモリ2からの読み
出しデータとの加算を行い、その加算結果を出力端Sか
ら出力してメモリ2に入力する。
次に、第2図のブロック図を参照して、本実施例の膚算
処理装置の動作を説明する。この第2図は、第1図の回
路構成をブロック図によって概念的に示したものである
。
処理装置の動作を説明する。この第2図は、第1図の回
路構成をブロック図によって概念的に示したものである
。
この演算処理装置には、処理結果をメモリから読み出す
読み出しモードと、実際の演算を行う演算モードの2つ
のモードが存在する。まず、演算モードについて説明す
る。
読み出しモードと、実際の演算を行う演算モードの2つ
のモードが存在する。まず、演算モードについて説明す
る。
演算モードにおいては、まず、8ビツトの入力データが
第1図のシステムロックに同期して入力されると、識別
番号によってアドレス指定されたデータがメモリlから
読み出される。この読み出されたデータは、演算結果全
32ビツトのうち、下位16ビツト分である。この16
ビツトデータと8ビツトの入力データが加算器6により
加算される。そして、加算器6の加算結果である16ビ
ツトデータは、再びメモリlの同じアドレスに書き込ま
れる。さらに、加算器6のキャリー出力はフリップフロ
ップ7へ入力される。また、識別番号は1クロック遅延
用のフリップフロップ4にも入力される。以上の一連の
動作が最初の1クロックで行われる。
第1図のシステムロックに同期して入力されると、識別
番号によってアドレス指定されたデータがメモリlから
読み出される。この読み出されたデータは、演算結果全
32ビツトのうち、下位16ビツト分である。この16
ビツトデータと8ビツトの入力データが加算器6により
加算される。そして、加算器6の加算結果である16ビ
ツトデータは、再びメモリlの同じアドレスに書き込ま
れる。さらに、加算器6のキャリー出力はフリップフロ
ップ7へ入力される。また、識別番号は1クロック遅延
用のフリップフロップ4にも入力される。以上の一連の
動作が最初の1クロックで行われる。
次のクロックにおいては、前記フリップフロップ4から
の識別番号をアドレスとして、メモリ2の内容が読み出
される。この読み出されたデータは上位16ビツト分の
データであり、このデータとフリップフロップ7で遅延
されたキャリー出力との加算が加算器5によって行なわ
れる。加算器5の加算結果である16ビツト分のデータ
は、再びメモリ2の同一アドレスに書き込まれる。
の識別番号をアドレスとして、メモリ2の内容が読み出
される。この読み出されたデータは上位16ビツト分の
データであり、このデータとフリップフロップ7で遅延
されたキャリー出力との加算が加算器5によって行なわ
れる。加算器5の加算結果である16ビツト分のデータ
は、再びメモリ2の同一アドレスに書き込まれる。
さらに加算器5の出力として、キャリーがある場合、キ
ャリー及びフリップフロップ4の出力は次段加算回路l
Oに入力される。次段加算回路10は、上位ビットデー
タ用メモリ2と、識別番号遅延用フリップフロップ4と
、上位データ加算器5と、キャリー出力遅延用フリップ
フロップ7と同一の加算回路lOは、上位データ加算器
5からのキャリー出力が無い場合には必要のないもので
ある。
ャリー及びフリップフロップ4の出力は次段加算回路l
Oに入力される。次段加算回路10は、上位ビットデー
タ用メモリ2と、識別番号遅延用フリップフロップ4と
、上位データ加算器5と、キャリー出力遅延用フリップ
フロップ7と同一の加算回路lOは、上位データ加算器
5からのキャリー出力が無い場合には必要のないもので
ある。
次に、処理結果を読み出す読み出しモードについて説明
する。
する。
この読み出しモードにおいては、第1図に示したセレク
タ信号が“1°から0°に切り替わるので、アドレスセ
レクタ3aの出力のみがイネーブル状態となり、メモリ
1.2からはCPUにより指定されたアドレスに記憶さ
れている16ビツトのデータがそれぞれ読み出され、そ
れらが32ビツトの演算結果データとして出力される。
タ信号が“1°から0°に切り替わるので、アドレスセ
レクタ3aの出力のみがイネーブル状態となり、メモリ
1.2からはCPUにより指定されたアドレスに記憶さ
れている16ビツトのデータがそれぞれ読み出され、そ
れらが32ビツトの演算結果データとして出力される。
以上の実施例に於いては、各データのビット長を限定し
て説明したが、本発明ではビット長は何ら限定されるも
のではない。但し、下位ビットデータ用のメモリのビッ
ト長は、入力データのビット長に等しいか又は長くなく
てはいけない。
て説明したが、本発明ではビット長は何ら限定されるも
のではない。但し、下位ビットデータ用のメモリのビッ
ト長は、入力データのビット長に等しいか又は長くなく
てはいけない。
また、次段加算回路10を順次接続することにより、任
意のビット長の演算結果を得ることが可能である。但し
、演算結果が得られるまでの時間は、加算回路ioの段
数分のクロック数分だけ遅れることになる。さらに本実
施例では、メモリ1,2にI10分離形のものを用いた
が、タイミング的に余裕のある場合は、Iloが分離さ
れていないタイプのメモリを使用してもかまわない。
意のビット長の演算結果を得ることが可能である。但し
、演算結果が得られるまでの時間は、加算回路ioの段
数分のクロック数分だけ遅れることになる。さらに本実
施例では、メモリ1,2にI10分離形のものを用いた
が、タイミング的に余裕のある場合は、Iloが分離さ
れていないタイプのメモリを使用してもかまわない。
[発明の効果コ
本発明は、リアルタイムで行うデジタル演算処理装置に
おいて、ビット長及び加算器の性能により処理時間のか
かる加算処理を1クロック内に演算が終了できる様に分
割し、順次処理することにより、ビット長が増加しても
、また加算器の処理速度が遅い時でも、リアルタイム性
を失うことなく正確な演算処理が可能となる。
おいて、ビット長及び加算器の性能により処理時間のか
かる加算処理を1クロック内に演算が終了できる様に分
割し、順次処理することにより、ビット長が増加しても
、また加算器の処理速度が遅い時でも、リアルタイム性
を失うことなく正確な演算処理が可能となる。
第1図は本発明の一実施例を示す回路構成図、第2図は
第1図の回路動作を説明するためのブロックである。 1・・・下位ビットデータ用メモリ、2・・・上位ビッ
トデータ用メモリ、3a、 3b・・・アドレスセレク
タ、4・・・識別番号遅延用フリップフロップ、5・・
・上位データ用加算器、6・・・下位データ用加算器、
7・・・キャリー出力遅延用フリップフロップ、lO・
・・次段加算回路。
第1図の回路動作を説明するためのブロックである。 1・・・下位ビットデータ用メモリ、2・・・上位ビッ
トデータ用メモリ、3a、 3b・・・アドレスセレク
タ、4・・・識別番号遅延用フリップフロップ、5・・
・上位データ用加算器、6・・・下位データ用加算器、
7・・・キャリー出力遅延用フリップフロップ、lO・
・・次段加算回路。
Claims (1)
- 入力クロックに同期して動作するデジタル演算処理装置
において、処理結果の下位ビットデータを記憶する第1
のメモリと、処理結果の上位ビットデータを記憶する第
2のメモリと、前記下位ビットデータと入力データを加
算する加算器と、この加算器の演算結果であるキャリー
出力を1クロック遅延させる第1の遅延手段と、前記第
1メモリに下位ビットデータを記憶するためのメモリア
ドレスを1クロック遅延させて前記第2のメモリに供給
する第2の遅延手段と、前記第1および第2のメモリか
ら選択的にデータを読み出すデータ読み出し手段と、前
記第2のメモリから読み出されたデータと前記第1の遅
延手段で遅延されたキャリー出力とを加算する加算手段
とを具備したことを特徴とするデジタル演算処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3819990A JPH03242724A (ja) | 1990-02-21 | 1990-02-21 | デジタル演算処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3819990A JPH03242724A (ja) | 1990-02-21 | 1990-02-21 | デジタル演算処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03242724A true JPH03242724A (ja) | 1991-10-29 |
Family
ID=12518680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3819990A Pending JPH03242724A (ja) | 1990-02-21 | 1990-02-21 | デジタル演算処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03242724A (ja) |
-
1990
- 1990-02-21 JP JP3819990A patent/JPH03242724A/ja active Pending
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