JPH0323662A - 半導体集積回路の保護回路 - Google Patents
半導体集積回路の保護回路Info
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- JPH0323662A JPH0323662A JP1159154A JP15915489A JPH0323662A JP H0323662 A JPH0323662 A JP H0323662A JP 1159154 A JP1159154 A JP 1159154A JP 15915489 A JP15915489 A JP 15915489A JP H0323662 A JPH0323662 A JP H0323662A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路の入力または出力の端子に、
たとえば静電気が印加されたときに破壊することを防い
で保護するための回路に関する．従来の技術 半導体集積回路は、相補形金属酸化ＷＡ＠界効果トラン
ジスタ（略称、Ｃ−ＭＯＳ ＦＥＴ）を含んでおり、
入力または出力のための端子に静電気が加えられると、
−ゲートの電気絶縁膜が破壊し、あるいはまたＰＮ接合
が破壊されることがある．典型的な先行技術では、この
ような静電気による破壊を防ぐために、抵抗またはダイ
オードを端子に直列または並列に接続して構成される．
発明が解決しようとする課題 このような先行技術では、品質向上の面において、より
高い静電気耐圧性能を実現するには、前記抵抗の抵抗値
を大きくし、またダイオード性能を増大する必要があり
、それでも、静電気な，どめノイズによる耐圧性能が不
充分である．本発明の目的は、静電気などのノイズに対
する耐圧性能を向上した半導体集積回路の保護回路を提
供することである． 課題を解決するための手段 本発明は、半導体集積回路の入力または出力のための端
子と、 第１の一対の相補形金属酸化ａ電界効果トランジスタで
あって、これらの一対の各トランジスタのドレンとゲー
トとは前記端子に接続され、各トランジスタのソースは
、電源に接続される、そのような相補形金属酸化膜電界
効果トランジスタと，第２の一対の相補形金属酸化膜電
界効果トランジスタであって，これらの一対の各トラン
ジスタのドレンは、前記端子に接続され、ゲートとソー
スは、それぞれ共通に接続されて、電源に接続さハ，る
，その上うな相補形金属酸化展電界効果トランジスタと
を含み、 前記各トランジスタはフィールド部をゲートとして使い
、ドレンは高濃度不純物拡Ｗ！Ｌｗ４域を低濃度不純物
拡ｌＩｋｗ４域で包んだ構造を有することを特徴とする
半導体集積回路の保護回路である．作 用 本発明に従えば、第１の一対の相補形金属酸化１１Ｉ′
＠界効果トランジスタと第２の一対の相補形金属酸化膜
半導体電界効果トランジスタとを用い、第１のトランジ
スタでは、ドレンとゲートとは入力または出力のための
端子に接続されており、第２のトランジスタのドレンは
前記端子に接続されその第２のトランジスタのゲートと
ソースはそれぞれ共通に接続されて電源に接続される．
したがって第１の一対のトランジスタは、帥電気などの
ノイズの絶対値が小さい範囲では、ダイオードとして動
作し、その電流を流し、さらにそのノイズの絶対値が大
きくなったときには、第１または第２の各トランジスタ
が導通して１ｔＦＩ＆経路を形或する．これによって静
電気によるトランジスタの破壊を防止する， さらにまた本発明では、各トランジスタのドレンは高濃
度不純物拡散領域を低濃度不純物拡散領域で包んだ構造
となっているので、低濃度不純物拡散領域が、ＰＮ接合
の空乏層の幅を広くし、これによってノイズの絶対値が
小さい範囲で、過大電流および過大電圧によるＰＮ接合
の破壊を防止する． 実施例 第１図は、本発明の一実施例の電気回路図である．この
ような電気回路は、半導体集積回路内に構威さされる．
入力または出力のための端子１は、抵抗２を介してライ
ン３に接続される．第１の一対の相補形金属酸化膜半導
体電界効果トランジスタ（略称、Ｃ−ＭＯＳ ＦＥＴ
）１Ｐ，ＩＮにおいてＰチャネルトランジスタ１Ｐのド
レンＤＩＰとゲートＧＩＰは、ライン３に接続され、そ
のソースＳＩＰは直流電源の正端子ＶＤＤに接続される
．もう１つのＮチャネルトランジスタ１ＮのドレンＤＩ
Ｎとゲー｝ Ｇ Ｉ Ｎとは、ライン３に接続される．
ソースＳＩＮは接地される． また第２の一対の相補形金属酸化膜半導体電界効果トラ
ンジスタ２Ｐ，２Ｎが設けられる．一方，Ｐチャネルト
ランジスタ２ＰのドレンＤ２Ｐは、ライン３に接続され
、ゲートＧ２ＰとソースＳ２Ｐとは，直流＠源の正端子
ＶＤＤに接続される．Ｎチャネルトランジスタ２Ｎのド
レンＤ２Ｎは、ライン３に接続される．ゲー｝ ０ ２
Ｎとソース８２Ｎとは接地される．前記電源の正端子
は，前述のように参照符ＶＤＤで示されており、負端子
はｔｌＩ地される．ライン３からの入力される電気信号
は半導体集積回路において設けられる制御回路４に与え
られ、あるいはまたこの制御回路４からの出力信号は端
子ｌから導出される． 第２図は、トランジスタＩＰ．ＩＮの具体的な構成を示
す断面図である．Ｐ一半導体サブストレート基ＩＥ ５
ａには、トランジスタＩＰのために、Ｎ一不純物拡散
ウエル層６ａが形成される．このウエル層６ａには、Ｐ
０不純物拡散領域７ａが形成される．またこのウエル層
６ａには、Ｐ一低濃度不純物拡敗領＠ ８ ａが形威さ
れ、これによってＰ１高濃度不純物拡ｌＩｋ顕域９ａが
包まれて形戒される．顕域７ａには、電極であるソース
ＳＩＰが形成され、それは電源の正端子ＶＤＤに接続さ
れる．拡散領域７ａ，９ａにわたって絶縁ＩＩＩ １
０ ａが形成さーれ、この上にゲートＧ Ｉ Ｐが形威
される．またドレンＤＩＰがｍ域９ａに設けられる．ト
ランジスタ１Ｎにおいて、Ｎ０不純物拡散領域１１ａが
形戒され、ここにソースＳＩＮが形威される．さらにま
たＮ一不純物拡散領域１２ａ内にＮ′″高濃度不純物拡
ｒ＆領域１３ａが包まれて形成され、ここにドレンＤＩ
Ｎが形成される．さらにまた拡敗領域１１ａ，１３ａ間
にわたって電気絶縁膜１４ａが形成され、ゲー｝ＧＩＮ
が形威される． 第３図は、第２の相補形金属酸化膜半導体電界効果トラ
ンジスタ２Ｐ．２Ｎの構成を示す断面図である．Ｎ一不
純物拡散頗域である半導体サブストレート基板５ｂには
、トランジスタ２ＰのためのＰ゜不純物拡散領域１ｌｂ
が形ｒｌｔ．され、ここにソース３２Ｐが設けられる．
またＰ一低濃度不純物拡散領域１２ｂ内にＰ″″高濃度
不純物拡散領域１３ｂが包まれて形戒され、ここにドレ
ンＤ２Ｐが形成される．また不純物拡散領域１ｌｂ，１
３ｂにわたって電気絶縁膜１４ｂが形威され、この上に
ゲート０２Ｐが形威される． さらにまたトランジスタ２Ｎに関してＰ一不純物拡散さ
れたウエル層６ｂが形成される．この中にＮ゜不純物拡
散領域７ｂが形成され、ここにソース８２Ｎが形成され
る。またこのウエル層６ｂには、Ｎ一低濃度不純物拡散
領域８ｂが形成され、この中にＮ゛高濃度不純物拡散領
域９ｂが包まれて形成されドレンＤ２Ｎが設けられる．
不純物拡散領域７ｂ，９ｂ間には電気絶縁膜１０ｂが形
威され、その上にゲート２が形成される．第４図は、抵
抗２の構成を示す断面図である．Ｐ一不純物拡散領域で
ある半導体サブストレート基板１５には、Ｎ一不純物拡
散領域１６が形成され、その中にＮ一不純物拡散領域１
７が形成される．この不純物拡散領域１７には＠４１１
８．１９が接続される．電極１８は端子１に接続され、
また電極１９はライン３に接続される． 電極１９が静電気などによって接地電位に対して喚対値
がたとえば１２〜１５Ｖ未満では、正極性であれば、ト
ランジスタＩＮ，２Ｎを逆方向に、すなわちドレンＤＩ
ＮからソースＳＩＮ、ドレンＤ２Ｎからソース３２Ｎに
電流経路が形成され、そのノイズが負極性であればトラ
ンジスタＩＮ，２Ｎを順方向に、すなわちソースＳＩＮ
からドレンＤＩＮ、ソース８２ＮからドレンＤ２Ｎに電
流経路が形威される， 端子１の電位が接地電位に対して絶対値が大きく、正極
性であれば、トランジスタＩＮが電界効果トランジスタ
として導通し、負極性であれば、もう１つのトランジス
タ２Ｎが電界効果トランジスタとして導通する． このような動作は第１表に示されるとおりである． （以下余白） 第 １ 表 ．端子１の電位
が電源の正端子ＶＤＤの電位に対して、絶対値がたとえ
ば１２〜１５Ｖ未満であるときには、正極性のときトラ
ンジスタＩＰ，２Ｐは順゛方向すなわちドレンＤＩＰか
らソースＳ１Ｐ、ドレンＤ２ＰからソースＳ２Ｐに電流
経路が形成され、負極性のとき、トランジスタＩＰ，２
Ｐの逆方向、すなわちソースＳＩＰからドレンＤＩＰソ
ースＳ２ＰからドレンＤ２Ｐに電流経路が形戒される． 端子１の電位が電源の正端子ＶＤＤの電位に対して、そ
の絶対値が大きく、正極性であるときには、トランジス
タ２Ｐが電界効果トランジスタとして導通し、負極性で
あるときトランジスタ１Ｐが電界効果トランジスタとし
て導通する．この動作の状態は第２表に示されるとおり
である． 第 ２ｆ！ こうして端子ｌに印加される静電気などのノイズの電位
が前述のように、たとえば１２〜１５Ｖ未満の範囲では
、トランジスタＩＮ，２Ｎ，ＩＰ，２Ｐのダイオード特
性によって、電流経路を形成し、このときドレンＤＩＰ
，Ｄ２Ｐ，ＤＩＮ，Ｄ２ＮｍｌのＰ−またはＮ−の低濃
度不純物拡散領域８ａ，１２ｂ．１２ａ，８ｂがＰＮ接
合の空乏層の幅を広くしているので、過大電流および過
大電圧によるＰＮ接合の破壊を防止する．また端子１に
印加されるノイズなどの電圧が１２〜１５Ｖ以上であっ
て高いときには、トランジスタＩＮ，２Ｎ：２Ｐ，ＩＰ
が電界効果トランジスタとして前述のように導通し、こ
のときゲートＧ Ｉ Ｎ ，” Ｇ ２ Ｎ；Ｇ２Ｐ，
ＧＩＰはフィールド部の厚い電気絶縁膜１４ａ．１０ｂ
； １４ｂ，１０ａに横戒されているので、ゲート、ド
レン間の電気力線の集中度が低くなり、ゲート破壊に対
する耐圧性能が高い，したがって静電気に対する保護機
能が有効に達戒される． 入力抵抗２は、静電気の尖頭波形をやわらげ、後続の保
護回路の負担を低減する働きをする．この抵抗２は、前
述の第４図から明らかなように、Ｎ０高濃度不純物拡散
領域１７をＮ一低濃度不純物拡散領域１６で包み込む構
造としているので、前述のドレン側ＰＮ接合と同様に、
過大電流および過大電圧によるＰＮ接合の破壊に対する
保護がなされる．他の実施例として、抵抗２における基
板１５をＮ−とし、領域１６をＰ−とし、領域１７をＰ
０の各不純物拡散領域として構成してもよい． 発明の効果 以上のように本発明によれば、静電気などのノイズによ
って相補形金属酸化展半導体電界効果トランジスタのＰ
Ｎ接合の破壊を防ぐことができ，静電気耐圧性能を向上
することができる．
たとえば静電気が印加されたときに破壊することを防い
で保護するための回路に関する．従来の技術 半導体集積回路は、相補形金属酸化ＷＡ＠界効果トラン
ジスタ（略称、Ｃ−ＭＯＳ ＦＥＴ）を含んでおり、
入力または出力のための端子に静電気が加えられると、
−ゲートの電気絶縁膜が破壊し、あるいはまたＰＮ接合
が破壊されることがある．典型的な先行技術では、この
ような静電気による破壊を防ぐために、抵抗またはダイ
オードを端子に直列または並列に接続して構成される．
発明が解決しようとする課題 このような先行技術では、品質向上の面において、より
高い静電気耐圧性能を実現するには、前記抵抗の抵抗値
を大きくし、またダイオード性能を増大する必要があり
、それでも、静電気な，どめノイズによる耐圧性能が不
充分である．本発明の目的は、静電気などのノイズに対
する耐圧性能を向上した半導体集積回路の保護回路を提
供することである． 課題を解決するための手段 本発明は、半導体集積回路の入力または出力のための端
子と、 第１の一対の相補形金属酸化ａ電界効果トランジスタで
あって、これらの一対の各トランジスタのドレンとゲー
トとは前記端子に接続され、各トランジスタのソースは
、電源に接続される、そのような相補形金属酸化膜電界
効果トランジスタと，第２の一対の相補形金属酸化膜電
界効果トランジスタであって，これらの一対の各トラン
ジスタのドレンは、前記端子に接続され、ゲートとソー
スは、それぞれ共通に接続されて、電源に接続さハ，る
，その上うな相補形金属酸化展電界効果トランジスタと
を含み、 前記各トランジスタはフィールド部をゲートとして使い
、ドレンは高濃度不純物拡Ｗ！Ｌｗ４域を低濃度不純物
拡ｌＩｋｗ４域で包んだ構造を有することを特徴とする
半導体集積回路の保護回路である．作 用 本発明に従えば、第１の一対の相補形金属酸化１１Ｉ′
＠界効果トランジスタと第２の一対の相補形金属酸化膜
半導体電界効果トランジスタとを用い、第１のトランジ
スタでは、ドレンとゲートとは入力または出力のための
端子に接続されており、第２のトランジスタのドレンは
前記端子に接続されその第２のトランジスタのゲートと
ソースはそれぞれ共通に接続されて電源に接続される．
したがって第１の一対のトランジスタは、帥電気などの
ノイズの絶対値が小さい範囲では、ダイオードとして動
作し、その電流を流し、さらにそのノイズの絶対値が大
きくなったときには、第１または第２の各トランジスタ
が導通して１ｔＦＩ＆経路を形或する．これによって静
電気によるトランジスタの破壊を防止する， さらにまた本発明では、各トランジスタのドレンは高濃
度不純物拡散領域を低濃度不純物拡散領域で包んだ構造
となっているので、低濃度不純物拡散領域が、ＰＮ接合
の空乏層の幅を広くし、これによってノイズの絶対値が
小さい範囲で、過大電流および過大電圧によるＰＮ接合
の破壊を防止する． 実施例 第１図は、本発明の一実施例の電気回路図である．この
ような電気回路は、半導体集積回路内に構威さされる．
入力または出力のための端子１は、抵抗２を介してライ
ン３に接続される．第１の一対の相補形金属酸化膜半導
体電界効果トランジスタ（略称、Ｃ−ＭＯＳ ＦＥＴ
）１Ｐ，ＩＮにおいてＰチャネルトランジスタ１Ｐのド
レンＤＩＰとゲートＧＩＰは、ライン３に接続され、そ
のソースＳＩＰは直流電源の正端子ＶＤＤに接続される
．もう１つのＮチャネルトランジスタ１ＮのドレンＤＩ
Ｎとゲー｝ Ｇ Ｉ Ｎとは、ライン３に接続される．
ソースＳＩＮは接地される． また第２の一対の相補形金属酸化膜半導体電界効果トラ
ンジスタ２Ｐ，２Ｎが設けられる．一方，Ｐチャネルト
ランジスタ２ＰのドレンＤ２Ｐは、ライン３に接続され
、ゲートＧ２ＰとソースＳ２Ｐとは，直流＠源の正端子
ＶＤＤに接続される．Ｎチャネルトランジスタ２Ｎのド
レンＤ２Ｎは、ライン３に接続される．ゲー｝ ０ ２
Ｎとソース８２Ｎとは接地される．前記電源の正端子
は，前述のように参照符ＶＤＤで示されており、負端子
はｔｌＩ地される．ライン３からの入力される電気信号
は半導体集積回路において設けられる制御回路４に与え
られ、あるいはまたこの制御回路４からの出力信号は端
子ｌから導出される． 第２図は、トランジスタＩＰ．ＩＮの具体的な構成を示
す断面図である．Ｐ一半導体サブストレート基ＩＥ ５
ａには、トランジスタＩＰのために、Ｎ一不純物拡散
ウエル層６ａが形成される．このウエル層６ａには、Ｐ
０不純物拡散領域７ａが形成される．またこのウエル層
６ａには、Ｐ一低濃度不純物拡敗領＠ ８ ａが形威さ
れ、これによってＰ１高濃度不純物拡ｌＩｋ顕域９ａが
包まれて形戒される．顕域７ａには、電極であるソース
ＳＩＰが形成され、それは電源の正端子ＶＤＤに接続さ
れる．拡散領域７ａ，９ａにわたって絶縁ＩＩＩ １
０ ａが形成さーれ、この上にゲートＧ Ｉ Ｐが形威
される．またドレンＤＩＰがｍ域９ａに設けられる．ト
ランジスタ１Ｎにおいて、Ｎ０不純物拡散領域１１ａが
形戒され、ここにソースＳＩＮが形威される．さらにま
たＮ一不純物拡散領域１２ａ内にＮ′″高濃度不純物拡
ｒ＆領域１３ａが包まれて形成され、ここにドレンＤＩ
Ｎが形成される．さらにまた拡敗領域１１ａ，１３ａ間
にわたって電気絶縁膜１４ａが形成され、ゲー｝ＧＩＮ
が形威される． 第３図は、第２の相補形金属酸化膜半導体電界効果トラ
ンジスタ２Ｐ．２Ｎの構成を示す断面図である．Ｎ一不
純物拡散頗域である半導体サブストレート基板５ｂには
、トランジスタ２ＰのためのＰ゜不純物拡散領域１ｌｂ
が形ｒｌｔ．され、ここにソース３２Ｐが設けられる．
またＰ一低濃度不純物拡散領域１２ｂ内にＰ″″高濃度
不純物拡散領域１３ｂが包まれて形戒され、ここにドレ
ンＤ２Ｐが形成される．また不純物拡散領域１ｌｂ，１
３ｂにわたって電気絶縁膜１４ｂが形威され、この上に
ゲート０２Ｐが形威される． さらにまたトランジスタ２Ｎに関してＰ一不純物拡散さ
れたウエル層６ｂが形成される．この中にＮ゜不純物拡
散領域７ｂが形成され、ここにソース８２Ｎが形成され
る。またこのウエル層６ｂには、Ｎ一低濃度不純物拡散
領域８ｂが形成され、この中にＮ゛高濃度不純物拡散領
域９ｂが包まれて形成されドレンＤ２Ｎが設けられる．
不純物拡散領域７ｂ，９ｂ間には電気絶縁膜１０ｂが形
威され、その上にゲート２が形成される．第４図は、抵
抗２の構成を示す断面図である．Ｐ一不純物拡散領域で
ある半導体サブストレート基板１５には、Ｎ一不純物拡
散領域１６が形成され、その中にＮ一不純物拡散領域１
７が形成される．この不純物拡散領域１７には＠４１１
８．１９が接続される．電極１８は端子１に接続され、
また電極１９はライン３に接続される． 電極１９が静電気などによって接地電位に対して喚対値
がたとえば１２〜１５Ｖ未満では、正極性であれば、ト
ランジスタＩＮ，２Ｎを逆方向に、すなわちドレンＤＩ
ＮからソースＳＩＮ、ドレンＤ２Ｎからソース３２Ｎに
電流経路が形成され、そのノイズが負極性であればトラ
ンジスタＩＮ，２Ｎを順方向に、すなわちソースＳＩＮ
からドレンＤＩＮ、ソース８２ＮからドレンＤ２Ｎに電
流経路が形威される， 端子１の電位が接地電位に対して絶対値が大きく、正極
性であれば、トランジスタＩＮが電界効果トランジスタ
として導通し、負極性であれば、もう１つのトランジス
タ２Ｎが電界効果トランジスタとして導通する． このような動作は第１表に示されるとおりである． （以下余白） 第 １ 表 ．端子１の電位
が電源の正端子ＶＤＤの電位に対して、絶対値がたとえ
ば１２〜１５Ｖ未満であるときには、正極性のときトラ
ンジスタＩＰ，２Ｐは順゛方向すなわちドレンＤＩＰか
らソースＳ１Ｐ、ドレンＤ２ＰからソースＳ２Ｐに電流
経路が形成され、負極性のとき、トランジスタＩＰ，２
Ｐの逆方向、すなわちソースＳＩＰからドレンＤＩＰソ
ースＳ２ＰからドレンＤ２Ｐに電流経路が形戒される． 端子１の電位が電源の正端子ＶＤＤの電位に対して、そ
の絶対値が大きく、正極性であるときには、トランジス
タ２Ｐが電界効果トランジスタとして導通し、負極性で
あるときトランジスタ１Ｐが電界効果トランジスタとし
て導通する．この動作の状態は第２表に示されるとおり
である． 第 ２ｆ！ こうして端子ｌに印加される静電気などのノイズの電位
が前述のように、たとえば１２〜１５Ｖ未満の範囲では
、トランジスタＩＮ，２Ｎ，ＩＰ，２Ｐのダイオード特
性によって、電流経路を形成し、このときドレンＤＩＰ
，Ｄ２Ｐ，ＤＩＮ，Ｄ２ＮｍｌのＰ−またはＮ−の低濃
度不純物拡散領域８ａ，１２ｂ．１２ａ，８ｂがＰＮ接
合の空乏層の幅を広くしているので、過大電流および過
大電圧によるＰＮ接合の破壊を防止する．また端子１に
印加されるノイズなどの電圧が１２〜１５Ｖ以上であっ
て高いときには、トランジスタＩＮ，２Ｎ：２Ｐ，ＩＰ
が電界効果トランジスタとして前述のように導通し、こ
のときゲートＧ Ｉ Ｎ ，” Ｇ ２ Ｎ；Ｇ２Ｐ，
ＧＩＰはフィールド部の厚い電気絶縁膜１４ａ．１０ｂ
； １４ｂ，１０ａに横戒されているので、ゲート、ド
レン間の電気力線の集中度が低くなり、ゲート破壊に対
する耐圧性能が高い，したがって静電気に対する保護機
能が有効に達戒される． 入力抵抗２は、静電気の尖頭波形をやわらげ、後続の保
護回路の負担を低減する働きをする．この抵抗２は、前
述の第４図から明らかなように、Ｎ０高濃度不純物拡散
領域１７をＮ一低濃度不純物拡散領域１６で包み込む構
造としているので、前述のドレン側ＰＮ接合と同様に、
過大電流および過大電圧によるＰＮ接合の破壊に対する
保護がなされる．他の実施例として、抵抗２における基
板１５をＮ−とし、領域１６をＰ−とし、領域１７をＰ
０の各不純物拡散領域として構成してもよい． 発明の効果 以上のように本発明によれば、静電気などのノイズによ
って相補形金属酸化展半導体電界効果トランジスタのＰ
Ｎ接合の破壊を防ぐことができ，静電気耐圧性能を向上
することができる．
Claims (1)
- 【特許請求の範囲】 半導体集積回路の入力または出力のための端子と、 第１の一対の相補形金属酸化膜電界効果トランジスタで
あって、これらの一対の各トランジスタのドレンとゲー
トとは前記端子に接続され、各トランジスタのソースは
、電源に接続される、そのような相補形金属酸化膜電界
効果トランジスタと、第２の一対の相補形金属酸化膜電
界効果トランジスタであって、これらの一対の各トラン
ジスタのドレンは、前記端子に接続され、ゲートとソー
スは、それぞれ共通に接続されて、電源に接続される、
そのような相補形金属酸化膜電界効果トランジスタとを
含み、 前記各トランジスタはフィールド部をゲートとして使い
、ドレンは高濃度不純物拡散領域を低濃度不純物拡散領
域で包んだ構造を有することを特徴とする半導体集積回
路の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159154A JPH0323662A (ja) | 1989-06-20 | 1989-06-20 | 半導体集積回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1159154A JPH0323662A (ja) | 1989-06-20 | 1989-06-20 | 半導体集積回路の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323662A true JPH0323662A (ja) | 1991-01-31 |
Family
ID=15687449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159154A Pending JPH0323662A (ja) | 1989-06-20 | 1989-06-20 | 半導体集積回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847059B2 (en) | 2000-10-18 | 2005-01-25 | Yamaha Corporation | Semiconductor input protection circuit |
| US6895785B2 (en) | 2001-03-30 | 2005-05-24 | Shima Seiki Manufacturing Limited | Yarn carrier of weft knitting device |
-
1989
- 1989-06-20 JP JP1159154A patent/JPH0323662A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6847059B2 (en) | 2000-10-18 | 2005-01-25 | Yamaha Corporation | Semiconductor input protection circuit |
| US7075123B2 (en) | 2000-10-18 | 2006-07-11 | Yamaha Corporation | Semiconductor input protection circuit |
| US6895785B2 (en) | 2001-03-30 | 2005-05-24 | Shima Seiki Manufacturing Limited | Yarn carrier of weft knitting device |
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