JPH03234122A - Pll circuit - Google Patents
Pll circuitInfo
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- JPH03234122A JPH03234122A JP2029059A JP2905990A JPH03234122A JP H03234122 A JPH03234122 A JP H03234122A JP 2029059 A JP2029059 A JP 2029059A JP 2905990 A JP2905990 A JP 2905990A JP H03234122 A JPH03234122 A JP H03234122A
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、例えば、ＣＤプレーヤ等に用いられるＰＬ
Ｌ回路に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" This invention is applicable to, for example,
Regarding the L circuit.
「従来の技術」
ＣＤプレーヤにおいては、Ｅ Ｆ Ｍ （Ｅｉｇｈｔ
Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）信号に同期
した信号を生成する必要があり、第２図はこの場合に用
いられるＰＬＬ回路の一例を示すブロック図である。こ
の図において、■はリング発振回路によって構成される
ＶＣＯ（電圧制御発振器）であり、入力信号に応じた周
波数の発振信号を出力する。２ ａ、 ２ ｂは入力さ
れる信号の波形を整形して出力するバッファ、２ｃは入
力される信号の周波数を１／４に分周して出力する分周
器である。３は位相比較器であり、端子Ａに入力される
信号と、端子Ｂに入力されるＥＰＭ信号とを比較し、端
子０から位相差信号を出力する。４は位相差信号から高
調波成分とノイズ成分とを除去するループフィルタであ
る。Ｒはバイアスを調整する可変抵抗である。"Prior art" In CD players, E F M (Eight
It is necessary to generate a signal synchronized with the Fourteen Modulation (Fourteen Modulation) signal, and FIG. 2 is a block diagram showing an example of a PLL circuit used in this case. In this figure, ■ is a VCO (voltage controlled oscillator) constituted by a ring oscillation circuit, and outputs an oscillation signal with a frequency corresponding to an input signal. 2a and 2b are buffers that shape and output the waveform of an input signal, and 2c is a frequency divider that divides the frequency of the input signal into 1/4 and outputs the frequency. A phase comparator 3 compares the signal input to terminal A and the EPM signal input to terminal B, and outputs a phase difference signal from terminal 0. 4 is a loop filter that removes harmonic components and noise components from the phase difference signal. R is a variable resistor that adjusts the bias.
上記構成によれば、回路要素Ｉ〜４によって構成される
フェイズロックドループがＥＦＭ信号にロックしている
場合、位相差比較器３の端子Ａに人力される信号は、Ｅ
ＦＭ信号と同一で、ＳＮ比か改善されたものになる。According to the above configuration, when the phase-locked loop configured by the circuit elements I to 4 is locked to the EFM signal, the signal inputted to the terminal A of the phase difference comparator 3 is E
It is the same as the FM signal, but has an improved signal to noise ratio.
「発明か解決しようとする課題Ｊ
ところで、上述したＰＬＬ回路がＬ Ｓ Ｉ化されると
、ＶＣＯ−１を構成する各Ｆ Ｅ Ｔ （Ｎ界効果トラ
ンジスタ）に特性のばらつきが生してしまう。``Problem to be Solved by the Invention J'' By the way, when the above-mentioned PLL circuit is implemented as an LSI, variations in characteristics occur in each FET (N field effect transistor) that constitutes the VCO-1.
このため、ｖＣＯ・１に設けられているバイアス入力端
子から各ＰチャンネルＦＥＴに供給されるゲート電圧を
調整するか、または、可変抵抗Ｒにより各Ｎヂャンネル
ＰＥＴに供給されるゲート電圧を調整することによって
ＶＣｏ・１のフリーラン周波数（自走周波数）を４．３
２１８ＭＨｚに設定しなければならず、しかもこの調整
は微細で難しいという問題がある。Therefore, it is necessary to adjust the gate voltage supplied to each P-channel FET from the bias input terminal provided at vCO・1, or to adjust the gate voltage supplied to each N-channel PET using a variable resistor R. The free run frequency (free running frequency) of VCo・1 is set to 4.3 by
The problem is that the frequency must be set to 218 MHz, and this adjustment is minute and difficult.
この発明は上述した事情に鑑みてなされたもので、上述
した調整が不要なＰＬＬ回路を提供することを目的とし
ている。The present invention was made in view of the above-mentioned circumstances, and an object thereof is to provide a PLL circuit that does not require the above-mentioned adjustment.
「課題を解決するための手段」
この発明は、基準周波数信号を出力する手段と、電圧制
御発振器の出力信号と前記基準周波数信号とを比較し、
第２の位相差信号を出力する第２の位相比較器と、前記
第２の位相差信号の直流成分を前記電圧制御発振器へ出
力する第２のループフィルタとを具備し、前記第２のル
ープフィルタの出力信号によって前記電圧制御発振器の
自走周波数が制御されることを特徴としている。"Means for Solving the Problems" The present invention includes means for outputting a reference frequency signal, comparing an output signal of a voltage controlled oscillator and the reference frequency signal,
a second phase comparator that outputs a second phase difference signal; and a second loop filter that outputs a DC component of the second phase difference signal to the voltage controlled oscillator; It is characterized in that the free running frequency of the voltage controlled oscillator is controlled by the output signal of the filter.
「作用」
この発明によれば、第２のループフィルタから出力され
る信号が電圧制御発振器の自走周波数を基準周波数信号
と同一？こなるように制御する。これ７こより、電圧制
御発振器における自走周波数の調整が不要になる。"Operation" According to the present invention, the signal output from the second loop filter makes the free running frequency of the voltage controlled oscillator the same as the reference frequency signal? control so that This eliminates the need to adjust the free-running frequency in the voltage controlled oscillator.
「実施例」
以下、図面を参照してこの発明の一実施例について説明
する。第１図はこの発明の一実施例であるＰＬＬ回路の
構成を示すブロック図である。この図において、第２図
の各部に対応する部分には同一の番号を付け、その説明
を省略する。"Embodiment" Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a PLL circuit which is an embodiment of the present invention. In this figure, parts corresponding to those in FIG. 2 are given the same numbers, and their explanations will be omitted.
第１図において、３′は位相比較器、４′は入力される
信号の直流成分のみを出力するループフィルタである。In FIG. 1, 3' is a phase comparator, and 4' is a loop filter that outputs only the DC component of the input signal.
このループフィルタ４′の出力信号は、負荷抵抗Ｒ゛を
介してＶＣＯ−１に入力されるようになっている。５は
水晶発振子等で構成され、４．．３２１８ＭＨｚの信号
を出力する発振器である。６は入力される信号の周波数
をｌ／Ｎに分周して出力する分周器である。このように
、回路要素１．２ａ、２ｂ、２ｃ、３．４によりＥＦＭ
信号にロックするフェイズロックドループが構成され、
一方、回路要素１．２ａ、２ｂ、２ｃ、３′、４’、６
により発振器５の出力信号（４、３２１８ＭＨｚ）を１
／４Ｎ分周した信号にロックするフェイズロックドルー
プが構成されている。The output signal of this loop filter 4' is input to the VCO-1 via a load resistor R'. 5 is composed of a crystal oscillator, etc.; 4. ．． This is an oscillator that outputs a 3218MHz signal. 6 is a frequency divider that divides the frequency of the input signal into l/N and outputs the divided signal. In this way, the circuit elements 1.2a, 2b, 2c, 3.4
A phase-locked loop that locks to the signal is configured,
On the other hand, circuit elements 1.2a, 2b, 2c, 3', 4', 6
The output signal (4, 3218MHz) of oscillator 5 is
A phase-locked loop that locks to the /4N frequency-divided signal is configured.
このような構成において、まず、位相比較器３にＥＦＭ
信号が入力されていない場合には、ｖＣｏ・１と発振器
５とから出力される信号が、それぞれ分周器２ｃ、６に
より同数の分周が施されて位相比較器３゛に入力される
。そして、位相比較器３′ではこれら信号を比較し、位
相差信号を出力する。次に、この位相差信号を受けたル
ープフィルタ４°は該信号の直流成分のみを負荷抵抗Ｒ
を介してＶＣＯ−１へ出力する。これにより、回路要素
１．２ａ、２ｂ、２ｃ、３°、４’、６から構成される
フェイズロックドループが発振器５の出力信号（４３２
］８ＭＨｚ）を１／４Ｎ分周した信号にロックするよう
に動作するから、ｖＣｏ・１は自走周波数が４．３２１
８ＭＨｚになるよう制御される。In such a configuration, first, the EFM is applied to the phase comparator 3.
When no signal is input, the signals output from vCo·1 and the oscillator 5 are divided by the same number of frequencies by the frequency dividers 2c and 6, respectively, and input to the phase comparator 3'. Then, the phase comparator 3' compares these signals and outputs a phase difference signal. Next, the loop filter 4° that receives this phase difference signal transfers only the DC component of the signal to the load resistance R
Output to VCO-1 via. As a result, the phase-locked loop composed of circuit elements 1.2a, 2b, 2c, 3°, 4', and 6 outputs the output signal of the oscillator 5 (432
]8MHz) is divided by 1/4N, so vCo・1 has a free running frequency of 4.321.
The frequency is controlled to be 8MHz.
この結果、ＶＣＯ・１の自走周波数を調整する作業が不
要になる。As a result, there is no need to adjust the free-running frequency of the VCO 1.
一方、位相比較器３にＥＰＭ信号が入力される場合、す
なわち、ＣＤが動作する場合には、回路要素１．２ａ、
２ｂ、２ｃ、３．４から構成されるフェイズロックドル
ープかＥＰＭ信号にロックするから、ＥＦＭ信号と同一
でＳＮ比が改善された信号が得られる。On the other hand, when the EPM signal is input to the phase comparator 3, that is, when the CD operates, the circuit elements 1.2a,
Since the phase-locked loop composed of 2b, 2c, and 3.4 is locked to the EPM signal, a signal that is the same as the EFM signal and has an improved S/N ratio can be obtained.
「発明の効果」
以上説明したように、この発明？こよれば、第２のルー
プフィルタから出力される信号が電圧制御発振器の自走
周波数を基準周波数信号と同一になるように制御するか
ら、調整が不要になる。``Effect of the invention'' As explained above, is this invention? According to this, the signal output from the second loop filter controls the free running frequency of the voltage controlled oscillator to be the same as the reference frequency signal, so that no adjustment is necessary.
第１図はこの発明の一実施例によるＰＬＬ回路の構成を
示すブロック図、第２図は従来のＰＬＬ回路の一例を示
すブロック図である。
・・・・位相比較器、
５ ・・発振器。
４′
・・・・ループフィルタ、FIG. 1 is a block diagram showing the configuration of a PLL circuit according to an embodiment of the present invention, and FIG. 2 is a block diagram showing an example of a conventional PLL circuit. ... Phase comparator, 5 ... Oscillator. 4'...Loop filter,
Claims (1)
発振器と、前記発振信号と外部から供給される信号とを
比較し、第１の位相差信号を出力する第１の位相比較器
と、前記第１の位相差信号から高調波成分とノイズ成分
とを除去して前記電圧制御発振器へ出力する第１のルー
プフィルタとから構成されるＰＬＬ回路において、 基準周波数信号を出力する手段と、前記電圧制御発振器
の出力信号と前記基準周波数信号とを比較し、第２の位
相差信号を出力する第２の位相比較器と、前記第２の位
相差信号の直流成分を前記電圧制御発振器へ出力する第
２のループフィルタとを具備し、前記第２のループフィ
ルタの出力信号によって前記電圧制御発振器の自走周波
数を制御することを特徴とするＰＬＬ回路。[Claims] A voltage controlled oscillator that outputs an oscillation signal with a frequency according to an input signal, and a first voltage controlled oscillator that compares the oscillation signal with a signal supplied from the outside and outputs a first phase difference signal. A PLL circuit comprising a phase comparator and a first loop filter that removes harmonic components and noise components from the first phase difference signal and outputs it to the voltage controlled oscillator, outputting a reference frequency signal. means for comparing the output signal of the voltage controlled oscillator with the reference frequency signal and outputting a second phase difference signal; A PLL circuit comprising a second loop filter that outputs an output to a voltage controlled oscillator, and controlling a free running frequency of the voltage controlled oscillator by an output signal of the second loop filter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029059A JPH03234122A (en) | 1990-02-08 | 1990-02-08 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029059A JPH03234122A (en) | 1990-02-08 | 1990-02-08 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03234122A true JPH03234122A (en) | 1991-10-18 |
Family
ID=12265796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029059A Pending JPH03234122A (en) | 1990-02-08 | 1990-02-08 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03234122A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170176A (en) * | 1993-09-29 | 1995-07-04 | Sgs Thomson Microelectron Ltd | Device for setting up tuning frequency of pll circuit and its method |
-
1990
- 1990-02-08 JP JP2029059A patent/JPH03234122A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07170176A (en) * | 1993-09-29 | 1995-07-04 | Sgs Thomson Microelectron Ltd | Device for setting up tuning frequency of pll circuit and its method |
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