JPH1056381A - Phase-locked loop circuit - Google Patents
Phase-locked loop circuitInfo
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- JPH1056381A JPH1056381A JP8210015A JP21001596A JPH1056381A JP H1056381 A JPH1056381 A JP H1056381A JP 8210015 A JP8210015 A JP 8210015A JP 21001596 A JP21001596 A JP 21001596A JP H1056381 A JPH1056381 A JP H1056381A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、フェーズド・ロ
ックド・ループ回路（以下、ＰＬＬ回路という）、特
に、通信用ＰＬＬ回路に関するものである。The present invention relates to a phased locked loop circuit (hereinafter, referred to as a PLL circuit), and more particularly to a communication PLL circuit.
【０００２】[0002]
【従来の技術】通信用ＰＬＬ回路において、ＩＣの高集
積化がすすむにつれて同じＩＣ内に二つ以上のＰＬＬ回
路が内蔵されるようになってきている。高集積化された
ＩＣでは、内部の干渉という問題（例えば、デジタルと
アナログの干渉、バイシーモスプロセスの場合はＣＭＯ
ＳとＢＩＰの干渉）は常に発生し得る。特に、上記のよ
うな複数のＰＬＬ回路が同一ＩＣ内に存在する場合は、
ＰＬＬ回路間での干渉が問題となる。2. Description of the Related Art In communication PLL circuits, two or more PLL circuits have been built in the same IC as the degree of integration of the IC has been increased. In highly integrated ICs, the problem of internal interference (eg, digital and analog interference, CMO in the case of the Bissimo process)
S and BIP interference) can always occur. In particular, when a plurality of PLL circuits as described above exist in the same IC,
Interference between PLL circuits becomes a problem.
【０００３】具体的に例をあげると、図５のような回路
構成の場合、各々の位相比較器の比較基準信号（ｆREF1
・ｆREF2）のエッジがそろったり、僅かな（位相）差で
ある（図６）と、一方のＰＬＬ回路に他方のＰＬＬ回路
の比較基準信号成分が干渉するという現象が見られる場
合があった。As a specific example, in the case of a circuit configuration as shown in FIG. 5, a comparison reference signal (fREF1) of each phase comparator
If the edges of (fREF2) are uniform or have a slight (phase) difference (FIG. 6), a phenomenon may occur in which one PLL circuit interferes with the reference signal component of the other PLL circuit.
【０００４】半導体等においては、図５中の１／Ｒ・１
／Ｒ’分周器において電源投入時のイニシャルのデータ
（通常、その内容は不明である）によってｆREF1・ｆRE
F2のエッジが決定される。従って、偶発的にｆREF1・ｆ
REF2のエッジの差が生じる。In semiconductors and the like, 1 / R · 1 in FIG.
In the / R 'frequency divider, the initial data at the time of power-on (the contents of which are usually unknown) are fREF1 and fRE.
The edge of F2 is determined. Therefore, accidentally fREF1 · f
The difference between the edges of REF2 occurs.
【０００５】[0005]
【発明が解決しようとする課題】この発明は、複数のフ
ェーズド・ロックド・ループ系（以下、ＰＬＬ系とい
う）を有するＰＬＬ回路において、各比較基準信号のエ
ッジ差を任意の差以上に保つことにより、ＰＬＬ系の一
方にＰＬＬ系の他方の比較基準信号成分が干渉するのを
防止しようとするものである。SUMMARY OF THE INVENTION The present invention provides a PLL circuit having a plurality of phased locked loop systems (hereinafter, referred to as a PLL system) by maintaining an edge difference between comparison reference signals at an arbitrary difference or more. , One of the PLL systems is prevented from interfering with the other reference signal component of the PLL system.
【０００６】第１の発明は、複数のＰＬＬ系を有するＰ
ＬＬ回路において、各比較基準信号のエッジ差を所定値
以上に保つことにより、ＰＬＬ系の一方にＰＬＬ系の他
方の比較基準信号成分が干渉するのを防止できるＰＬＬ
回路を得ようとするものである。[0006] A first invention is a P-type device having a plurality of PLL systems.
In the LL circuit, by keeping the edge difference of each comparison reference signal at a predetermined value or more, it is possible to prevent one of the PLL systems from interfering with the other comparison reference signal component of the PLL system
Try to get a circuit.
【０００７】第２の発明は、基準信号を分周する分周器
を各々に持つ複数のＰＬＬ系を有するＰＬＬ回路におい
て、各比較基準信号のエッジ差を所定値以上に保つこと
により、ＰＬＬ系の一方にＰＬＬ系の他方の比較基準信
号成分が干渉するのを防止できるＰＬＬ回路を得ようと
するものである。According to a second aspect of the present invention, in a PLL circuit having a plurality of PLL systems each having a frequency divider for dividing a reference signal, an edge difference of each comparison reference signal is maintained at a predetermined value or more. It is an object of the present invention to obtain a PLL circuit that can prevent one comparison reference signal component of the PLL system from interfering with one of them.
【０００８】第３の発明は、複数のＰＬＬ系を有するＰ
ＬＬ回路において、設定された幅よりも各比較基準信号
のエッジ差が小さい場合には遅延付加手段により遅延を
付加することにより、ＰＬＬ系の一方にＰＬＬ系の他方
の比較基準信号成分が干渉するのを防止できるＰＬＬ回
路を得ようとするものである。[0008] A third aspect of the present invention is a P-type device having a plurality of PLL systems.
In the LL circuit, when the edge difference of each comparison reference signal is smaller than the set width, delay is added by the delay adding means, so that one of the PLL systems interferes with the other comparison reference signal component of the PLL system. The purpose of the present invention is to obtain a PLL circuit that can prevent the above.
【０００９】[0009]
【課題を解決するための手段】第１の発明のＰＬＬ回路
においては、複数のＰＬＬ系を有するＰＬＬ回路におい
て、前記ＰＬＬ系の各比較基準信号のエッジ差を所定値
以上に保つことにより、前記ＰＬＬ系の一方に前記ＰＬ
Ｌ系の他方の比較基準信号成分が干渉するのを防ぐこと
を特徴とするものである。According to a first aspect of the present invention, in a PLL circuit having a plurality of PLL systems, the edge difference between the comparison reference signals of the PLL systems is maintained at a predetermined value or more. One of the PLL systems has the PL
It is characterized in that the other comparison reference signal component of the L system is prevented from interfering.
【００１０】第２の発明のＰＬＬ回路においては、基準
信号を分周する分周器を各々に持つ複数のＰＬＬ系を有
するＰＬＬ回路において、前記ＰＬＬ系の各比較基準信
号のエッジ差を所定値以上に保つことにより、前記ＰＬ
Ｌ系の一方に前記ＰＬＬ系の他方の比較基準信号成分が
干渉するのを防ぐことを特徴とするものである。In a PLL circuit according to a second aspect of the present invention, in a PLL circuit having a plurality of PLL systems each having a frequency divider for dividing a reference signal, an edge difference between each of the comparison reference signals of the PLL system is determined by a predetermined value. By maintaining the above, the PL
It is characterized in that one of the L systems is prevented from interfering with the other reference signal component of the PLL system.
【００１１】第３の発明のＰＬＬ回路においては、複数
のＰＬＬ系を有するＰＬＬ回路において、各比較基準信
号間のエッジ差の最小幅を設定する最小エッジ幅設定手
段と、比較基準信号に所定の遅延を付加する遅延付加手
段と、各比較基準信号のエッジ差を検出し、前記最小幅
設定手段において設定された幅と比較して、設定された
幅よりも前記エッジ差が小さい場合には前記遅延付加手
段により遅延を付加する比較手段とを備え、前記ＰＬＬ
系の一方に前記ＰＬＬ系の他方の比較基準信号成分が干
渉するのを防ぐことを特徴とするものである。In a PLL circuit according to a third aspect of the present invention, in a PLL circuit having a plurality of PLL systems, a minimum edge width setting means for setting a minimum width of an edge difference between comparison reference signals; Delay adding means for adding a delay, detecting an edge difference between the respective comparison reference signals, comparing with the width set by the minimum width setting means, and when the edge difference is smaller than the set width, And a comparing means for adding a delay by the delay adding means, wherein the PLL
It is characterized in that one of the systems is prevented from interfering with the other reference signal component of the PLL system.
【００１２】この発明の実施の形態においては、比較基
準信号に遅延を発生付加する回路およびそのコントロー
ル回路と、各比較基準信号のエッジの差の最低値を設定
する回路と、エッジ差がある設定値以上か検出する検出
回路とを設けており、その結果、各比較基準信号のエッ
ジ差を任意の差以上に保つことにより、一方のＰＬＬ回
路に他方のＰＬＬ回路の比較基準信号成分が干渉するの
を低減することができる。In an embodiment of the present invention, a circuit for generating and adding a delay to a comparison reference signal and its control circuit, a circuit for setting the minimum value of the edge difference of each comparison reference signal, and a setting for setting an edge difference And a detection circuit for detecting whether the value is equal to or greater than the value. As a result, the comparison reference signal component of the other PLL circuit interferes with one PLL circuit by maintaining the edge difference of each comparison reference signal at an arbitrary difference or more. Can be reduced.
【００１３】[0013]
実施の形態１．この発明における実施の一形態を図にお
いて説明する。まず、図１にＰＬＬ回路の全体構成図を
示す。ａ・ａ’は１／Ｒ・１／Ｒ’分周器（Ｒ・Ｒ’は
任意の整数）、ｂ・ｂ’は位相比較器からなる比較手
段、ｃ・ｃ’はチャージポンプ、ｄ・ｄ’はローパスフ
ィルタ、ｅ・ｅ’はＶＣＯ（Voltage Controlled Oscil
ator）、ｆ・ｆ’は１／Ｎ・１／Ｎ’分周器である。Embodiment 1 FIG. One embodiment of the present invention will be described with reference to the drawings. First, FIG. 1 shows an overall configuration diagram of a PLL circuit. a · a ′ is a 1 / R · 1 / R ′ frequency divider (R · R ′ is an arbitrary integer), bb · b ′ is comparison means including a phase comparator, c · c ′ is a charge pump, d · d 'is a low-pass filter, ee' is a VCO (Voltage Controlled Oscil)
ator) and f · f ′ are 1 / N · 1 / N ′ frequency dividers.
【００１４】１／Ｒ分周器ａ・位相比較器ｂ・チャージ
ポンプｃ・ローパスフィルタｄ・ＶＣＯ：ｅ・１／Ｎ分
周器ｆは、第１のＰＬＬ系を構成し、１／Ｒ’分周器
ａ’・位相比較器ｂ’・チャージポンプｃ’・ローパス
フィルタｄ’・ＶＣＯ：ｅ’・１／Ｎ’分周器ｆ’は、
第２のＰＬＬ系を構成する。The 1 / R divider a, phase comparator b, charge pump c, low-pass filter d, VCO: e, 1 / N divider f constitute a first PLL system, and 1 / R ' The frequency divider a ', the phase comparator b', the charge pump c ', the low-pass filter d', the VCO: e ', and the 1 / N' frequency divider f '
Construct a second PLL system.
【００１５】まず、ＰＬＬ回路の動作としては、基準信
号が１／Ｒ分周器で分周された比較基準信号ｆREF1とＶ
ＣＯ出力信号ｆo1が１／Ｎ分周器で分周された信号ｆp1
とを位相比較器ｂにおいて位相を比較し、その位相差に
比例したある量をチャージポンプｃにおいてソースまた
はシンク（ポンプ動作）し、それをローパスフィルタｄ
において積分して、直流電圧に変換し、ＶＣＯ：ｅにフ
ィードバックをかける。First, as the operation of the PLL circuit, the comparison signal fREF1 obtained by dividing the reference signal by the 1 / R divider and V
A signal fp1 obtained by dividing the CO output signal fo1 by a 1 / N frequency divider
Are compared in the phase comparator b, and a certain amount proportional to the phase difference is sourced or sinked (pump operation) in the charge pump c, and the amount is converted to a low-pass filter d.
, Is converted to a DC voltage, and feedback is applied to the VCO: e.
【００１６】次に、この発明の構成および動作を同じく
図１において説明する。ｇは最小エッジ幅設定回路から
なる最小エッジ幅設定手段、ｈはエッジ差検出回路、ｉ
は遅延発生付加およびそのコントロール回路からなる遅
延発生付加手段である。Next, the configuration and operation of the present invention will be described with reference to FIG. g is a minimum edge width setting means comprising a minimum edge width setting circuit, h is an edge difference detection circuit, i
Is a delay generation adding means comprising a delay generation addition and its control circuit.
【００１７】動作としては、最小エッジ幅設定回路ｇに
信号ｆREF1が入力され、信号ｆREF1を元に基準信号に同
期したある任意の信号Ｓ１が生成される。一方、遅延発
生付加およびコントロール回路ｉでは、信号ｆREF2を元
に基準信号に同期した、ある任意の遅延（φ２）を付加
し信号ｆREF2’を生成する。エッジ差検出回路ｈにおい
て上記二つの信号Ｓ１とｆREF2’を入力し、Ｓ１とｆRE
F2’が共に“Ｌ”の時にのみその期間“Ｌ”をＳ２信号
として出力する（図２タイミングチャート２−１）。In operation, the signal fREF1 is input to the minimum edge width setting circuit g, and an arbitrary signal S1 synchronized with the reference signal is generated based on the signal fREF1. On the other hand, the delay generation addition and control circuit i generates a signal fREF2 'by adding an arbitrary delay (φ2) synchronized with the reference signal based on the signal fREF2. The two signals S1 and fREF2 'are input to the edge difference detection circuit h, and S1 and fRE2' are input.
Only when both F2's are "L", the period "L" is output as the S2 signal (timing chart 2-1 in FIG. 2).
【００１８】次に、Ｓ２信号は遅延発生付加およびコン
トロール回路ｉにフィードバックされ、“Ｌ”が入力さ
れると、そこでｆREF2に新たに任意の遅延（△φ２）が
付加され新たなｆREF2’が生成される。この一連の遅延
付加は、エッジ差検出回路ｈにおいて信号Ｓ１とｆREF
2’が共に“Ｌ”にならなくなるまで続けられ、逆に、
この期間は“Ｈ”がＳ２信号として出力される（図２タ
イミングチャート２−２）。Next, the S2 signal is fed back to the delay generation addition and control circuit i, and when "L" is input, a new arbitrary delay (△ φ2) is added to fREF2 to generate a new fREF2 '. Is done. This series of delay additions is performed by the signal S1 and fREF in the edge difference detection circuit h.
Until both 2's do not become "L",
During this period, “H” is output as the S2 signal (timing chart 2-2 in FIG. 2).
【００１９】最小エッジ幅設定回路ｇは、図３のような
回路で良い。図３において、ｊ〜ｍはＤフリップフロッ
プ回路、ｎは４入力ＮＡＮＤ回路である。基準信号は各
フリップフロップのクロックに接続される。ｆREF1”は
１／Ｒ分周器ａから出力される基準信号の分周信号であ
り、１／Ｒ分周器ｇにおいてｆREF1”からｆREF1が生成
される。ｆREF1”はフリップフロップｊのＤ入力に接続
され、出力Ｑｊは次段のフリップフロップｋのＤ入力に
接続され、出力Ｑｋは次段のフリップフロップｌのＤ入
力に接続され、出力Ｑ１は次段のフリップフロップｍの
Ｄ入力に接続される。各フリップフロップの出力は４入
力ＮＡＮＤ回路ｎの入力に接続され、その出力はＳ１信
号となる。基準信号の周期をＴとし、ｆREF1”の１周期
間中のＬの期間をφ３とすると、信号Ｓ１の１周期間中
のＬの期間は３Ｔ＋φ３（＝φ１）となる。The minimum edge width setting circuit g may be a circuit as shown in FIG. In FIG. 3, j to m are D flip-flop circuits, and n is a 4-input NAND circuit. The reference signal is connected to the clock of each flip-flop. fREF1 ″ is a frequency-divided signal of the reference signal output from the 1 / R divider a, and fREF1 ″ is generated from fREF1 ″ in the 1 / R divider g. fREF1 "is connected to the D input of the flip-flop j, the output Qj is connected to the D input of the next-stage flip-flop k, the output Qk is connected to the D input of the next-stage flip-flop l, and the output Q1 is connected to the next stage. The output of each flip-flop is connected to the input of a 4-input NAND circuit n, the output of which is the S1 signal.The cycle of the reference signal is T, and one cycle of fREF1 " Assuming that the L period in the period is φ3, the L period in one cycle of the signal S1 is 3T + φ3 (= φ1).
【００２０】エッジ差検出回路ｈは、図４のような回路
で良い。図中ｏ・ｐはインバータ回路、ｑは２入力ＮＡ
ＮＤ回路である。インバータｏの入力に信号Ｓ１が接続
され、インバータｐの入力に信号ｆREF2’が接続され
る。各インバータの出力は２入力ＮＡＮＤ回路ｑの入力
に接続される。信号Ｓ１・ｆREF2’においてともに
“Ｌ”の期間だけ信号Ｓ２は“Ｌ”となる。The edge difference detection circuit h may be a circuit as shown in FIG. In the figure, op is an inverter circuit, and q is a two-input NA.
This is an ND circuit. The signal S1 is connected to the input of the inverter o, and the signal fREF2 'is connected to the input of the inverter p. The output of each inverter is connected to the input of a two-input NAND circuit q. The signal S2 becomes "L" only during the period of "L" in the signals S1 and fREF2 '.
【００２１】[0021]
【発明の効果】第１の発明によれば、複数のＰＬＬ系を
有するＰＬＬ回路において、各比較基準信号のエッジ差
を所定値以上に保つことにより、ＰＬＬ系の一方にＰＬ
Ｌ系の他方の比較基準信号成分が干渉するのを防止でき
るＰＬＬ回路を得ることができる。According to the first aspect of the present invention, in a PLL circuit having a plurality of PLL systems, the edge difference of each comparison reference signal is maintained at a predetermined value or more, so that one of the PLL systems has a PLL system.
A PLL circuit capable of preventing the other comparison reference signal component of the L system from interfering can be obtained.
【００２２】第２の発明によれば、基準信号を分周する
分周器を各々に持つ複数のＰＬＬ系を有するＰＬＬ回路
において、各比較基準信号のエッジ差を所定値以上に保
つことにより、ＰＬＬ系の一方にＰＬＬ系の他方の比較
基準信号成分が干渉するのを防止できるＰＬＬ回路を得
ることができる。According to the second aspect, in the PLL circuit having a plurality of PLL systems each having a frequency divider for dividing the reference signal, the edge difference between the comparison reference signals is maintained at a predetermined value or more. A PLL circuit can be obtained that can prevent one of the PLL systems from interfering with the other reference signal component of the PLL system.
【００２３】第３の発明によれば、複数のＰＬＬ系を有
するＰＬＬ回路において、設定された幅よりも各比較基
準信号のエッジ差が小さい場合には遅延付加手段により
遅延を付加することにより、ＰＬＬ系の一方にＰＬＬ系
の他方の比較基準信号成分が干渉するのを防止できるＰ
ＬＬ回路を得ることができる。According to the third aspect, in the PLL circuit having a plurality of PLL systems, when the edge difference of each comparison reference signal is smaller than the set width, the delay is added by the delay adding means, P that can prevent one comparison signal component of the PLL system from interfering with one of the PLL systems.
An LL circuit can be obtained.
【図１】 この発明における実施の形態を示す全体構成
図である。FIG. 1 is an overall configuration diagram showing an embodiment of the present invention.
【図２】 この発明における実施の形態を示すタイミン
グチャートを示す図である。FIG. 2 is a timing chart showing an embodiment of the present invention.
【図３】 この発明における最小エッジ幅設定回路の実
施の形態を示す図である。FIG. 3 is a diagram showing an embodiment of a minimum edge width setting circuit according to the present invention.
【図４】 この発明におけるエッジ差検出回路の実施の
形態を示す図である。FIG. 4 is a diagram showing an embodiment of an edge difference detection circuit according to the present invention.
【図５】 従来のＰＬＬ回路の構成を示す図である。FIG. 5 is a diagram illustrating a configuration of a conventional PLL circuit.
【図６】 従来のＰＬＬ回路のタイミングチャートを示
す図である。FIG. 6 is a diagram showing a timing chart of a conventional PLL circuit.
ａ・ａ’ １／Ｒ・１／Ｒ’分周器（Ｒ・Ｒ’は任意の
整数）、ｂ・ｂ’ 位相比較器、ｃ・ｃ’ チャージポ
ンプ、ｄ・ｄ’ ローパスフィルタ、ｅ・ｅ’ＶＣＯ、
ｆ・ｆ’ １／Ｎ・１／Ｎ’分周器、ｇ 最小エッジ幅
設定回路、ｈエッジ差検出回路、ｉ 遅延発生付加およ
びそのコントロール回路。a · a ′ 1 / R · 1 / R ′ divider (R · R ′ is an arbitrary integer), bb ′ phase comparator, cc ′ charge pump, dd ′ low-pass filter, e · e'VCO,
f · f ′ 1 / N · 1 / N ′ frequency divider, g minimum edge width setting circuit, h edge difference detection circuit, i delay generation addition and its control circuit.
Claims (3)
を有するフェーズド・ロックド・ループ回路において、
前記フェーズド・ロックド・ループ系の各比較基準信号
のエッジ差を所定値以上に保つことにより、前記フェー
ズド・ロックド・ループ系の一方に前記フェーズド・ロ
ックド・ループ系の他方の比較基準信号成分が干渉する
のを防ぐことを特徴とするフェーズド・ロックド・ルー
プ回路。1. A phased locked loop circuit having a plurality of phased locked loop systems,
By keeping the edge difference of each comparison reference signal of the phased locked loop system at a predetermined value or more, the other comparison reference signal component of the phased locked loop system interferes with one of the phased locked loop systems. Phased locked loop circuit characterized by preventing
複数のフェーズド・ロックド・ループ系を有するフェー
ズド・ロックド・ループ回路において、前記フェーズド
・ロックド・ループ系の各比較基準信号のエッジ差を所
定値以上に保つことにより、前記フェーズド・ロックド
・ループ系の一方に前記フェーズド・ロックド・ループ
系の他方の比較基準信号成分が干渉するのを防ぐことを
特徴とするフェーズド・ロックド・ループ回路。2. A phased locked loop circuit having a plurality of phased locked loop systems each having a frequency divider for dividing a reference signal, wherein an edge of each comparison reference signal of the phased locked loop system is provided. A phased locked loop characterized in that the difference is maintained at a predetermined value or more to prevent one of the phased locked loop systems from interfering with the other reference signal component of the phased locked loop system. circuit.
を有するフェーズド・ロックド・ループ回路において、
各比較基準信号間のエッジ差の最小幅を設定する最小エ
ッジ幅設定手段と、比較基準信号に所定の遅延を付加す
る遅延付加手段と、各比較基準信号のエッジ差を検出
し、前記最小幅設定手段において設定された幅と比較し
て、設定された幅よりも前記エッジ差が小さい場合には
前記遅延付加手段により遅延を付加する比較手段とを備
え、前記フェーズド・ロックド・ループ系の一方に前記
フェーズド・ロックド・ループ系の他方の比較基準信号
成分が干渉するのを防ぐことを特徴とする請求項１また
は請求項２に記載のフェーズド・ロックド・ループ回
路。3. A phased locked loop circuit having a plurality of phased locked loop systems,
A minimum edge width setting means for setting a minimum width of an edge difference between the respective comparison reference signals; a delay adding means for adding a predetermined delay to the comparison reference signal; and detecting the edge difference between the respective comparison reference signals; A comparing unit that adds a delay by the delay adding unit when the edge difference is smaller than the set width as compared with the width set by the setting unit, wherein one of the phased locked loop system is 3. The phased locked loop circuit according to claim 1, wherein the other reference signal components of the phased locked loop system are prevented from interfering with each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21001596A JP3527593B2 (en) | 1996-08-08 | 1996-08-08 | Phased locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21001596A JP3527593B2 (en) | 1996-08-08 | 1996-08-08 | Phased locked loop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056381A true JPH1056381A (en) | 1998-02-24 |
| JP3527593B2 JP3527593B2 (en) | 2004-05-17 |
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ID=16582422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21001596A Expired - Fee Related JP3527593B2 (en) | 1996-08-08 | 1996-08-08 | Phased locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3527593B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100894236B1 (en) | 2006-04-26 | 2009-04-20 | 엔이씨 일렉트로닉스 가부시키가이샤 | PLL circuit, method of preventing interference of the PLL circuit and optical-disk apparatus having the PLL circuit |
| JP2017228891A (en) * | 2016-06-21 | 2017-12-28 | 日本システムウエア株式会社 | Pll incorporated device and pll interference prevention method |
-
1996
- 1996-08-08 JP JP21001596A patent/JP3527593B2/en not_active Expired - Fee Related
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| JP2017228891A (en) * | 2016-06-21 | 2017-12-28 | 日本システムウエア株式会社 | Pll incorporated device and pll interference prevention method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3527593B2 (en) | 2004-05-17 |
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