JPH03234063A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03234063A JPH03234063A JP2030277A JP3027790A JPH03234063A JP H03234063 A JPH03234063 A JP H03234063A JP 2030277 A JP2030277 A JP 2030277A JP 3027790 A JP3027790 A JP 3027790A JP H03234063 A JPH03234063 A JP H03234063A
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶縁ゲート型電界効果トランジスタ（以下、Ｍ
ＯＳ型トランジスタと呼ぶ）の組合せからなる半導体集
積回路に関する。
ＯＳ型トランジスタと呼ぶ）の組合せからなる半導体集
積回路に関する。
従来の技術
一般的に、ＭＯＳ型トランジスタの組合せからなる半導
体集積回路の場合は、そのＭＯＳ型トランジスタにおけ
るゲートや接合部が静電気のサージ電圧によって破壊さ
れやすいという傾向がある。
体集積回路の場合は、そのＭＯＳ型トランジスタにおけ
るゲートや接合部が静電気のサージ電圧によって破壊さ
れやすいという傾向がある。
そのため、このような半導体集積回路の従来例では、そ
の回ｎにおける入出力端子に抵抗やダイオードを接続し
て静電気に対する保護回路を構成するのが通例である。
の回ｎにおける入出力端子に抵抗やダイオードを接続し
て静電気に対する保護回路を構成するのが通例である。
この場合の保護回路には、発生した急峻な静電気電圧波
形を緩和したり、静電気電圧が一定レベルに達すると所
定の電流経路を形成してサージ電流を電源端子や接地端
子に流し込み電気的ストレスを緩和するなどの働きがあ
る。
形を緩和したり、静電気電圧が一定レベルに達すると所
定の電流経路を形成してサージ電流を電源端子や接地端
子に流し込み電気的ストレスを緩和するなどの働きがあ
る。
発明が解決しようとする課題
しかしながら、上述した従来の静電気対策では、単一電
源を共有する複数の独立した電源端子およびこれらの電
源端子に１対１に対応付けられる複数の接地端子を必要
とする半導体集積回路の場合、例えば１つの電源端子に
接続されている回路系での入出力端子に上述した保護回
路を構成してもこれと異なる別の電源端子に接続されて
いる回路系の入出力端子との間にはサージ電圧印加時に
電流経路が形成されず、これらの間で静電破壊が生じる
という問題点があった。
源を共有する複数の独立した電源端子およびこれらの電
源端子に１対１に対応付けられる複数の接地端子を必要
とする半導体集積回路の場合、例えば１つの電源端子に
接続されている回路系での入出力端子に上述した保護回
路を構成してもこれと異なる別の電源端子に接続されて
いる回路系の入出力端子との間にはサージ電圧印加時に
電流経路が形成されず、これらの間で静電破壊が生じる
という問題点があった。
したがって、本発明の目的は、単一電源を共用する複数
の独立した電源端子および複数の独立した接地端子を持
つ場合でも静電破壊を防止することのできる半導体集積
回路を提供することである。
の独立した電源端子および複数の独立した接地端子を持
つ場合でも静電破壊を防止することのできる半導体集積
回路を提供することである。
課題３解決するための手段
本発明は、絶縁ゲート型電界効果トランジスタの組合せ
からなる複数の回路ブロックと、単一電源を共有する複
数の独立した電源端子と、これらの電源端子に１対１に
対応付けられる複数の独立した接地端子とを有し、各回
路クロックごとにそれぞれ対応する電源端子と接地端子
とが接続された半導体集積回路において、 各回路ブロックに対応する互いに異なるすべての電源端
子間および接地端子間を、静電気電圧印加時にオン動作
するエンハンスメント型電界効果フィールドトランジス
タを介して接続したことを特徴とする半導体集積回路で
ある。
からなる複数の回路ブロックと、単一電源を共有する複
数の独立した電源端子と、これらの電源端子に１対１に
対応付けられる複数の独立した接地端子とを有し、各回
路クロックごとにそれぞれ対応する電源端子と接地端子
とが接続された半導体集積回路において、 各回路ブロックに対応する互いに異なるすべての電源端
子間および接地端子間を、静電気電圧印加時にオン動作
するエンハンスメント型電界効果フィールドトランジス
タを介して接続したことを特徴とする半導体集積回路で
ある。
作 用
本発明に従えば、互いに異なる電源端子間および互いに
異なる接地端子間のすべてがエンハンスメント型フィー
ルドトランジスタで接続されているので、発生した静電
気電圧がエンハンスメント型フィールドトランジスタの
ターンオン電圧に達すると、すべての電源端子相互間お
よびすべての接地端子相互間に電流経路が形成されａｔ
気破壊が防止される。
異なる接地端子間のすべてがエンハンスメント型フィー
ルドトランジスタで接続されているので、発生した静電
気電圧がエンハンスメント型フィールドトランジスタの
ターンオン電圧に達すると、すべての電源端子相互間お
よびすべての接地端子相互間に電流経路が形成されａｔ
気破壊が防止される。
実施例
図面は本発明の一実施例である半導体集積回路の概略的
な構成を示す回路図である。
な構成を示す回路図である。
この半導体集積回路はそれぞれＭＯＳ型トランジスタの
組合せからなる複数の回路ブロックＣｌＣ２，Ｃ３・・
・と、単一の電源ＶＤＤに共通に接続される複数の独立
した電源端子ＶＤＤ １ 、ＶＤＤ２、ＶＤＤ３・・・
と、これらの電源端子に対応付けられる複数の独立した
接地端子０ＮＤＩ、ＧＮＤ２、ＧＮＤ３・・・とを含み
、各回路ブロックｃ１゜Ｃ２・・・はそれぞれ対応する
電源端子ＶＤＤ１．ＶＤＤ２．ＶＤＤ３・・・と接地端
子ＧＮＤＩ、ＧＮＤ２、ＧＮＤ３・・・とに接続されて
いる。
組合せからなる複数の回路ブロックＣｌＣ２，Ｃ３・・
・と、単一の電源ＶＤＤに共通に接続される複数の独立
した電源端子ＶＤＤ １ 、ＶＤＤ２、ＶＤＤ３・・・
と、これらの電源端子に対応付けられる複数の独立した
接地端子０ＮＤＩ、ＧＮＤ２、ＧＮＤ３・・・とを含み
、各回路ブロックｃ１゜Ｃ２・・・はそれぞれ対応する
電源端子ＶＤＤ１．ＶＤＤ２．ＶＤＤ３・・・と接地端
子ＧＮＤＩ、ＧＮＤ２、ＧＮＤ３・・・とに接続されて
いる。
また、すべての電源端子間、つまり図面では電源端子Ｖ
ＤＤＩ、ＶＤ０２間、電源端子ＶＤＤ２゜ＶＤＤ３間お
よび電源端子ＶＤＤ３．ＶＤＤＩ間のすべてが、互いに
並列に接続された２つのＮチャンネルエンハンスメント
型フィールドトランジスタ（以下、Ｎ型フィールドトラ
ンジスタと呼ぶ）Ｎｌ、Ｎ２を介してそれぞれ結線され
ている。すなわち、２つのＮ型フィールドトランジスタ
Ｎｌ。
ＤＤＩ、ＶＤ０２間、電源端子ＶＤＤ２゜ＶＤＤ３間お
よび電源端子ＶＤＤ３．ＶＤＤＩ間のすべてが、互いに
並列に接続された２つのＮチャンネルエンハンスメント
型フィールドトランジスタ（以下、Ｎ型フィールドトラ
ンジスタと呼ぶ）Ｎｌ、Ｎ２を介してそれぞれ結線され
ている。すなわち、２つのＮ型フィールドトランジスタ
Ｎｌ。
Ｎ２のそれぞれにおいてはゲート電極とソース電極とが
接続されており、例えば電源端子ＶＤＤＩ。
接続されており、例えば電源端子ＶＤＤＩ。
ＶＤＤ２間では、一方のＮ型フィールドトランジスタＮ
１についてはそのソース電極側が電源端子ＶＤＤＩに、
ドレインを極側が電源端子ＶＤＤ２に接続され、他方の
Ｎ型フィールドトランジスタＮ２についてはそのソース
を極側が電源端子ＶＤＤ２に、ドレイン電極側が電源端
子ＶＤＤＩに接続されている。つまり、電源端子ＶＤＤ
Ｉ、ＶＤＤ２間で、２つのＮ型フィールドトランジスタ
Ｎ１、Ｎ２は極性を互いに逆向きにして並列に接続され
ている。この接続構成はそのほかのすべての電源端子間
においても同様である。
１についてはそのソース電極側が電源端子ＶＤＤＩに、
ドレインを極側が電源端子ＶＤＤ２に接続され、他方の
Ｎ型フィールドトランジスタＮ２についてはそのソース
を極側が電源端子ＶＤＤ２に、ドレイン電極側が電源端
子ＶＤＤＩに接続されている。つまり、電源端子ＶＤＤ
Ｉ、ＶＤＤ２間で、２つのＮ型フィールドトランジスタ
Ｎ１、Ｎ２は極性を互いに逆向きにして並列に接続され
ている。この接続構成はそのほかのすべての電源端子間
においても同様である。
これとは別に、すべての接地端子間、つまり図面では接
地端子ＧＮＤＩ、ＧＮＤ２間、接地端子ＧＮＤ２．ＧＮ
Ｄ３問および接地端子ＧＮＤ３゜ＧＮＤ １間のすべて
が、互いに並列に接続された２つのＰチャンネルエンハ
ンスメント型フィールドトランジスタ（以下、Ｐ型フィ
ールドトランジスタと呼ぶ）ＰＩ、Ｐ２を介してそれぞ
れ結線されている。すなわち、２つのＰ型フィールドト
ランジスタＰＬ、Ｐ２のそれぞれにおいてはゲート電極
とソース電極とが接続されており、例えば接地端子ＧＮ
ＤＩ、ＧＮＤ２間では、一方のＰ型フィールドトランジ
スタＰ１についてはそのソース電極側が接地端子ＧＮＤ
１に、ドレイン！極側が接地端子ＧＮＤ２に接続され
、他方のＰ型フィールドトランジスタＰ２についてはそ
のソース電極側が接地端子ＧＮＤ２に、ドレイン電極側
が接地端子ＧＮＤ １に接続されている。つまり、接地
端子ＧＮＤＩ、ＧＮＤ２間で、２つのＰ型フィールドト
ランジスタＰＬ、Ｐ２は極性を互いに逆向きにして並列
に接続されている。この接続構成はそのほかのすべての
接地端子間においても同様である。
地端子ＧＮＤＩ、ＧＮＤ２間、接地端子ＧＮＤ２．ＧＮ
Ｄ３問および接地端子ＧＮＤ３゜ＧＮＤ １間のすべて
が、互いに並列に接続された２つのＰチャンネルエンハ
ンスメント型フィールドトランジスタ（以下、Ｐ型フィ
ールドトランジスタと呼ぶ）ＰＩ、Ｐ２を介してそれぞ
れ結線されている。すなわち、２つのＰ型フィールドト
ランジスタＰＬ、Ｐ２のそれぞれにおいてはゲート電極
とソース電極とが接続されており、例えば接地端子ＧＮ
ＤＩ、ＧＮＤ２間では、一方のＰ型フィールドトランジ
スタＰ１についてはそのソース電極側が接地端子ＧＮＤ
１に、ドレイン！極側が接地端子ＧＮＤ２に接続され
、他方のＰ型フィールドトランジスタＰ２についてはそ
のソース電極側が接地端子ＧＮＤ２に、ドレイン電極側
が接地端子ＧＮＤ １に接続されている。つまり、接地
端子ＧＮＤＩ、ＧＮＤ２間で、２つのＰ型フィールドト
ランジスタＰＬ、Ｐ２は極性を互いに逆向きにして並列
に接続されている。この接続構成はそのほかのすべての
接地端子間においても同様である。
上記半導体ｔＡ積回路において、例えばその１つの回路
ブロックＣ１側においてその電源端子ＶＤＤ１および入
出力端子ＩＮ、ＯＵＴに静電気によるサージ電圧が印加
され、その初期過程で電源端％ＶＤＤ１に対して隣の電
源端子ＶＤＤ２側の電位がプラス側に上昇するとき、そ
の上昇電圧が電源端子ＶＤＤＩ、ＶＤＤ２間に接続され
ているＮ型フィールドトランジスタＮＩのターンオン電
圧に達すると、このＮ型フィールドトランジスタＮ１が
オンとなって電源端子ＶＤＤＩと電源端子■ＤＤ２とを
結ぶ電流経路が形成される。
ブロックＣ１側においてその電源端子ＶＤＤ１および入
出力端子ＩＮ、ＯＵＴに静電気によるサージ電圧が印加
され、その初期過程で電源端％ＶＤＤ１に対して隣の電
源端子ＶＤＤ２側の電位がプラス側に上昇するとき、そ
の上昇電圧が電源端子ＶＤＤＩ、ＶＤＤ２間に接続され
ているＮ型フィールドトランジスタＮＩのターンオン電
圧に達すると、このＮ型フィールドトランジスタＮ１が
オンとなって電源端子ＶＤＤＩと電源端子■ＤＤ２とを
結ぶ電流経路が形成される。
逆に、電源端子ＶＤＤ２側の電位が電源端子ＶＤＤ１に
対してマイナス側に降下する場合には、その降下電圧が
電源端子ＶＤＤＩ、ＶＤＤ２間に接続されているもう１
つのＮ型フィールドトランジスタＮ２のターンオン電圧
に達した時点で、このＮ型フィールドトランジスタＮ２
がオンとなって同様に電源端子ＶＤＤＩ、ＶＤＤ２間に
電流経路が形成される。
対してマイナス側に降下する場合には、その降下電圧が
電源端子ＶＤＤＩ、ＶＤＤ２間に接続されているもう１
つのＮ型フィールドトランジスタＮ２のターンオン電圧
に達した時点で、このＮ型フィールドトランジスタＮ２
がオンとなって同様に電源端子ＶＤＤＩ、ＶＤＤ２間に
電流経路が形成される。
また、例えばその１つの回路ブロックＣ１側においてそ
の接地端子ＧＮＤＩおよび入出力端子ＩＮ、ＯＵＴに静
電気によるサージ電圧が印加され、その初期過程で接地
端子ＧＮＤ １に対して隣の接地端子ＧＮＤ２側の電位
がプラス側に上昇するとき、その上昇電圧が接地端子Ｇ
Ｎ Ｄ １ 、 Ｇ Ｎ Ｄ ２間に接続されている
Ｐ型フィールドトランジスタＰＩのターンオン電圧に達
すると、このＰ型フィールドトランジスタＰ１がオンと
なって電源端子ＧＮＤ １と電源端子ＧＮＤ２とを結ぶ
電流経路が形成される。
の接地端子ＧＮＤＩおよび入出力端子ＩＮ、ＯＵＴに静
電気によるサージ電圧が印加され、その初期過程で接地
端子ＧＮＤ １に対して隣の接地端子ＧＮＤ２側の電位
がプラス側に上昇するとき、その上昇電圧が接地端子Ｇ
Ｎ Ｄ １ 、 Ｇ Ｎ Ｄ ２間に接続されている
Ｐ型フィールドトランジスタＰＩのターンオン電圧に達
すると、このＰ型フィールドトランジスタＰ１がオンと
なって電源端子ＧＮＤ １と電源端子ＧＮＤ２とを結ぶ
電流経路が形成される。
逆に、接地端子ＧＮＤ２側の電位が接地端子ＧＮＤＩに
対してマイナス側に降下する場合には、その降下電圧が
接地端子ＧＮＤ’１．ＧＮＤ２間にｔＩ続されているも
う１つのＰ型フィールドトランジスタＰ２のターンオン
電圧に達した時点で、このＰ型フィールドトランジスタ
Ｐ２がオンとなりって同様に接地端子ＧＮＤＩ、ＧＮＤ
２間に電流経路が形成される。
対してマイナス側に降下する場合には、その降下電圧が
接地端子ＧＮＤ’１．ＧＮＤ２間にｔＩ続されているも
う１つのＰ型フィールドトランジスタＰ２のターンオン
電圧に達した時点で、このＰ型フィールドトランジスタ
Ｐ２がオンとなりって同様に接地端子ＧＮＤＩ、ＧＮＤ
２間に電流経路が形成される。
発明の効果
以上のように、本発明の半導体集積回路によれば、各回
路ブロックに対応する互いに異なる電源端子間および互
いに異なる接地端子間のすべてがエンハンスメント型フ
ィールドトランジスタで接続されているので、発生した
静電気電圧がエンハンスメント型フィールドトランジス
タのターンオン電圧に達すると、すべての電源端子相互
間およびすべての接地端子相互間に電流経路が形成され
半導体集積回路を静電気破壊から保護することができる
。
路ブロックに対応する互いに異なる電源端子間および互
いに異なる接地端子間のすべてがエンハンスメント型フ
ィールドトランジスタで接続されているので、発生した
静電気電圧がエンハンスメント型フィールドトランジス
タのターンオン電圧に達すると、すべての電源端子相互
間およびすべての接地端子相互間に電流経路が形成され
半導体集積回路を静電気破壊から保護することができる
。
図面は本発明の一実施例である半導体集積回路の概略的
な構成を示す回路図である。 ＶＤＤＩ〜ＶＤＤＢ・・・電源端子、ＧＮＤ １〜ＧＮ
Ｄ３・・・接地端子、Ｃ１〜Ｃ３・・・回路ブロック、
Ｎｌ、Ｎ２・・・Ｎ型フィールドトランジスタ、ＰＩ。 Ｐ２〜Ｐ型フィールドトランジスタ
な構成を示す回路図である。 ＶＤＤＩ〜ＶＤＤＢ・・・電源端子、ＧＮＤ １〜ＧＮ
Ｄ３・・・接地端子、Ｃ１〜Ｃ３・・・回路ブロック、
Ｎｌ、Ｎ２・・・Ｎ型フィールドトランジスタ、ＰＩ。 Ｐ２〜Ｐ型フィールドトランジスタ
Claims (1)
- 【特許請求の範囲】 絶縁ゲート型電界効果トランジスタの組合せからなる複
数の回路ブロックと、単一電源を共有する複数の独立し
た電源端子と、これらの電源端子に１対１に対応付けら
れる複数の独立した接地端子とを有し、各回路クロック
ごとにそれぞれ対応する電源端子と接地端子とが接続さ
れた半導体集積回路において、 各回路ブロックに対応する互いに異なるすべての電源端
子間および接地端子間を、静電気電圧印加時にオン動作
するエンハンスメント型電界効果フィールドトランジス
タを介して接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030277A JP2598147B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030277A JP2598147B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03234063A true JPH03234063A (ja) | 1991-10-18 |
| JP2598147B2 JP2598147B2 (ja) | 1997-04-09 |
Family
ID=12299220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030277A Expired - Fee Related JP2598147B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2598147B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10224205A (ja) * | 1996-11-04 | 1998-08-21 | Samsung Electron Co Ltd | 半導体装置のデータ出力回路 |
| KR100250018B1 (ko) * | 1995-08-31 | 2000-03-15 | 다카노 야스아키 | 반도체 장치 |
| JP2007324345A (ja) * | 2006-05-31 | 2007-12-13 | Nec Electronics Corp | 保護回路を備える半導体装置 |
| US7821096B2 (en) | 2006-04-27 | 2010-10-26 | Panasonic Corporation | Semiconductor integrated circuit and system LSI including the same |
| JP2023501326A (ja) * | 2019-11-05 | 2023-01-18 | フォームファクター， インコーポレイテッド | 被検査デバイスを検査するためのプローブシステム及び方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111063A (ja) * | 1988-10-20 | 1990-04-24 | Nec Corp | 半導体集積回路装置 |
-
1990
- 1990-02-09 JP JP2030277A patent/JP2598147B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111063A (ja) * | 1988-10-20 | 1990-04-24 | Nec Corp | 半導体集積回路装置 |
Cited By (7)
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| US7821096B2 (en) | 2006-04-27 | 2010-10-26 | Panasonic Corporation | Semiconductor integrated circuit and system LSI including the same |
| US8102024B2 (en) | 2006-04-27 | 2012-01-24 | Panasonic Corporation | Semiconductor integrated circuit and system LSI including the same |
| JP2007324345A (ja) * | 2006-05-31 | 2007-12-13 | Nec Electronics Corp | 保護回路を備える半導体装置 |
| JP2023501326A (ja) * | 2019-11-05 | 2023-01-18 | フォームファクター， インコーポレイテッド | 被検査デバイスを検査するためのプローブシステム及び方法 |
| EP4055394A4 (en) * | 2019-11-05 | 2023-12-13 | FormFactor, Inc. | PROBING SYSTEMS AND METHODS FOR TESTING A DEVICE TO BE TEST |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2598147B2 (ja) | 1997-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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