JPH03223106A - Ｓｉのエッチング方法 - Google Patents
Ｓｉのエッチング方法Info
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- JPH03223106A JPH03223106A JP1487690A JP1487690A JPH03223106A JP H03223106 A JPH03223106 A JP H03223106A JP 1487690 A JP1487690 A JP 1487690A JP 1487690 A JP1487690 A JP 1487690A JP H03223106 A JPH03223106 A JP H03223106A
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- substrate
- etching
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- Pending
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Landscapes
- Silicon Compounds (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばＳｉ（シリコン）ダイヤフラムの形
成などに好ましく用いることができるＳＬのエツチング
方法に間する。
成などに好ましく用いることができるＳＬのエツチング
方法に間する。
従来、Ｓｉダイヤフラムを作るエツチング方法としてケ
ミカルエツチングがある。このケミカルエツチングは化
学反応によってＳｉをエツチングするものである。
ミカルエツチングがある。このケミカルエツチングは化
学反応によってＳｉをエツチングするものである。
上記のような従来のＳｉのエツチング方法は化学反応に
よるものであるため、時間がかかるという問題点があっ
た。また用いる液体の濃度等の変化によってエツチング
の厚さにばらつきが生じ、厚さの制御が難しいという問
題点があった。
よるものであるため、時間がかかるという問題点があっ
た。また用いる液体の濃度等の変化によってエツチング
の厚さにばらつきが生じ、厚さの制御が難しいという問
題点があった。
この発明はこのような従来技術の問題を解消するために
なされたもので、エツチングの時間を短縮した制御の容
易なＳｉのエツチング方法を得ることを目的とする。
なされたもので、エツチングの時間を短縮した制御の容
易なＳｉのエツチング方法を得ることを目的とする。
この発明に係るＳｉのエツチング方法は、Ｓｉ基板に多
孔質層を形成した後、エツチングするように構成したも
のである。
孔質層を形成した後、エツチングするように構成したも
のである。
この発明における多孔質層はＳｉ基板の表面より基板の
厚さ方向に形成され、その後のＳｉのエツチングを容易
にし、エツチングに要する時間を短縮する。
厚さ方向に形成され、その後のＳｉのエツチングを容易
にし、エツチングに要する時間を短縮する。
以下、この発明の一実施例としてｐ−３ｉダイヤフラム
形成におけるＳｉのエツチングについて図を参照して説
明する。
形成におけるＳｉのエツチングについて図を参照して説
明する。
第１図において、（１）はｐ−Ｓｉ基板、（２）はこの
Ｓｉ基板（１）の表面に形成された不溶性の窒化膜、（
３）はＳｉ窓であり、Ｓｉ基板（１）の表面を露出させ
た部分である。
Ｓｉ基板（１）の表面に形成された不溶性の窒化膜、（
３）はＳｉ窓であり、Ｓｉ基板（１）の表面を露出させ
た部分である。
第２図は第１図のＳｉ基板（１）の所定部に多孔質層を
形成する装置を説明する図である。Ｓｉ基板（１）には
電極（図示省略）がモールドされている。（４）はｐｔ
電極、（５）は直流電源、（６）は容器、（７）はフッ
酸水溶液である。なお、この実施例においてはフッ酸の
濃度は約４９％、温度は２０〜３０℃とした。
形成する装置を説明する図である。Ｓｉ基板（１）には
電極（図示省略）がモールドされている。（４）はｐｔ
電極、（５）は直流電源、（６）は容器、（７）はフッ
酸水溶液である。なお、この実施例においてはフッ酸の
濃度は約４９％、温度は２０〜３０℃とした。
第２図の装置において、電流密度１０〜１００―＾／Ｃ
ｌＩ２の電流を４〜６０分間通流し、Ｓｉ基板（１）の
窓（３）に多孔質層（８）を形成した。このとき、電流
密度と時間の関係については一例として、深さ３０μｍ
の多孔質層の孔を形成するのに１００−＾／Ｃｌ１２の
とき４分程度、５０ｍ＾／ ｃ ｍ ２のとき９分程度
であった。また、時間と孔の深さとの関係については、
−例として電流密度５０ｍＡ／ｃｍ２のとき、９分で約
３０ａｍ、２０分で約６０μｍ、６０分で約１００μｍ
の多孔質層が形成された。
ｌＩ２の電流を４〜６０分間通流し、Ｓｉ基板（１）の
窓（３）に多孔質層（８）を形成した。このとき、電流
密度と時間の関係については一例として、深さ３０μｍ
の多孔質層の孔を形成するのに１００−＾／Ｃｌ１２の
とき４分程度、５０ｍ＾／ ｃ ｍ ２のとき９分程度
であった。また、時間と孔の深さとの関係については、
−例として電流密度５０ｍＡ／ｃｍ２のとき、９分で約
３０ａｍ、２０分で約６０μｍ、６０分で約１００μｍ
の多孔質層が形成された。
このようにしてＳｉ基板に形成された多孔質層は基板の
厚さ方向に形成される。なお、電流の大小によって後で
述べるダイヤフラムの形成を速くしたり遅くしたりでき
る。
厚さ方向に形成される。なお、電流の大小によって後で
述べるダイヤフラムの形成を速くしたり遅くしたりでき
る。
次に多孔質層を形成したＳｉｔ極からモールド電極をは
ずし、そして窒化膜をとりのぞいたものが第３図である
。Ｓｉ基板（１）上にＳｉ多孔質層（８）が形成された
状態となっている。
ずし、そして窒化膜をとりのぞいたものが第３図である
。Ｓｉ基板（１）上にＳｉ多孔質層（８）が形成された
状態となっている。
第４図は上記のように多孔質層（８）を形成したＳｉ基
板（１）をフッ硝酸溶液に浸漬し、多孔質層をエツチン
グする状態を示す説明図である。図において、（９）は
エツチングのためのフッ硝酸溶液、（１０）はエツチン
グによって形成されたダイヤフラム部である。
板（１）をフッ硝酸溶液に浸漬し、多孔質層をエツチン
グする状態を示す説明図である。図において、（９）は
エツチングのためのフッ硝酸溶液、（１０）はエツチン
グによって形成されたダイヤフラム部である。
なお、フッ酸と硝酸の混合比は約１：３〜１：５の範囲
で行った。
で行った。
第５図は上記した一連の工程を概念的に示した説明図で
ある。第５図（ａ＞はＳｉ基板（１）の横断面図、第５
図（ｂ）は第２図の装置によりＳｉ基板（１）に多孔質
層を形成した状態を説明する断面図である。多孔質層（
８）はＳｉ基板（１）の結晶軸に関係なく基板（１）の
厚さ方向に形成される。
ある。第５図（ａ＞はＳｉ基板（１）の横断面図、第５
図（ｂ）は第２図の装置によりＳｉ基板（１）に多孔質
層を形成した状態を説明する断面図である。多孔質層（
８）はＳｉ基板（１）の結晶軸に関係なく基板（１）の
厚さ方向に形成される。
第５図（ｃ）は第４図のエツチングにより除去される部
分を示す断面図であり、図の破線部分が除去される。第
５図（ｄ）はエツチング後の状態を説明する断面図であ
る。
分を示す断面図であり、図の破線部分が除去される。第
５図（ｄ）はエツチング後の状態を説明する断面図であ
る。
上記のようにこの発明の実施例によれば電気化学反応に
よって、強制的に基板の厚さ方向に深い孔を形成した後
、多孔質層の山（凸部）をエツチングする方法なので、
結果的にみれば結晶軸の違いを無視するかの如く基板の
厚さ方向のみにエツチングできる。従って、従来の方法
に比ベエッチングの処理時間を短くすることができる。
よって、強制的に基板の厚さ方向に深い孔を形成した後
、多孔質層の山（凸部）をエツチングする方法なので、
結果的にみれば結晶軸の違いを無視するかの如く基板の
厚さ方向のみにエツチングできる。従って、従来の方法
に比ベエッチングの処理時間を短くすることができる。
なお、上記実施例では多孔質層の形成とエツチングを各
１回ずつ行ったが、これらを２回以上繰り返してもよい
。電気化学反応によって形成された多孔質層の孔の深さ
と時間とは比例せず、形成される孔の深さに対する所要
時間は指数関数的に増えるので、上記のように操作を反
復することは時間を短縮する上で好ましいことである。
１回ずつ行ったが、これらを２回以上繰り返してもよい
。電気化学反応によって形成された多孔質層の孔の深さ
と時間とは比例せず、形成される孔の深さに対する所要
時間は指数関数的に増えるので、上記のように操作を反
復することは時間を短縮する上で好ましいことである。
また、エツチングにフッ硝酸を用いたが、例えばフッ硝
酢酸、王水、フッ酸など他の混酸、酸を用いても差し支
えない、混酸を用いる場合、その混合比は特に限定され
ない、さらに、電流密度、酸の濃度、時間、温度などを
適宜変更し得ることは言うまでもない。これらファクタ
ーの１つまたは２以上を制御することによりエツチング
の厚さを任意に制御することができる。
酢酸、王水、フッ酸など他の混酸、酸を用いても差し支
えない、混酸を用いる場合、その混合比は特に限定され
ない、さらに、電流密度、酸の濃度、時間、温度などを
適宜変更し得ることは言うまでもない。これらファクタ
ーの１つまたは２以上を制御することによりエツチング
の厚さを任意に制御することができる。
例えば電流と時間を制御することでエツチングの厚さ（
多孔質層の厚さと同等）を制御できる。
多孔質層の厚さと同等）を制御できる。
エツチング制御つまりエツチングするＳｉの厚さの制御
方法はＳｉ電極に流れる電流と電流を流した時間とで多
孔質層の厚さを設定し、フッ硝酸でエツチングする方法
である。このＳｉ電極に流れる電流の大小によって反応
を速くしたり遅くしたりできるのでダイヤフラムの形成
を速くすることができる。
方法はＳｉ電極に流れる電流と電流を流した時間とで多
孔質層の厚さを設定し、フッ硝酸でエツチングする方法
である。このＳｉ電極に流れる電流の大小によって反応
を速くしたり遅くしたりできるのでダイヤフラムの形成
を速くすることができる。
このようなこの発明のＳｉのエツチング方法は、特にＳ
ｉダイヤフラム形成におけるＳＬのエツチングに好まし
く用いることができる。
ｉダイヤフラム形成におけるＳＬのエツチングに好まし
く用いることができる。
ところで、上記実施例ではｐ−３ｉのときを述べたが、
ｎ−３ｉの場合は通電時に光を照射するとよい、また、
上記実施例ではＳｉダイヤフラム形成のＳｉエツチング
についても述べたが、ＩＣや機能デバイスのＳｉエツチ
ングに用いてもよい。
ｎ−３ｉの場合は通電時に光を照射するとよい、また、
上記実施例ではＳｉダイヤフラム形成のＳｉエツチング
についても述べたが、ＩＣや機能デバイスのＳｉエツチ
ングに用いてもよい。
以上のようにこの発明によれば、８１基板に多孔質層を
形成した後、エツチングするように構成したので、エツ
チングの時間を短縮した制電の容易なＳｉのエツチング
方法を得ることができるという効果がある。
形成した後、エツチングするように構成したので、エツ
チングの時間を短縮した制電の容易なＳｉのエツチング
方法を得ることができるという効果がある。
第１図〜第５図は何れもこの発明の一実施例を説明する
図であり、第１図は一実施例に用いるＳｉ基板を示す平
面図、第２図はＳｉ多孔質層を形成するための装置の概
要図、第３図はＳｉ多孔質層を形成したＳｉ基板の平面
図、第４図はＳｉ多孔質層をエツチングする装置を示す
側面図、第５図は一連の工程による８１基板へのダイヤ
フラムの形成を示す説明図である。 図において、（１）はＳｉ基板、（８） ハｓ ｉ 多
孔質層、（１０）はダイヤフラム部である。 なお、図中、同一符号は同一、又は相当部分を示す。
図であり、第１図は一実施例に用いるＳｉ基板を示す平
面図、第２図はＳｉ多孔質層を形成するための装置の概
要図、第３図はＳｉ多孔質層を形成したＳｉ基板の平面
図、第４図はＳｉ多孔質層をエツチングする装置を示す
側面図、第５図は一連の工程による８１基板へのダイヤ
フラムの形成を示す説明図である。 図において、（１）はＳｉ基板、（８） ハｓ ｉ 多
孔質層、（１０）はダイヤフラム部である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- Ｓｉ基板に多孔質層を形成した後、エッチングすること
を特徴とするＳｉのエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1487690A JPH03223106A (ja) | 1990-01-26 | 1990-01-26 | Ｓｉのエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1487690A JPH03223106A (ja) | 1990-01-26 | 1990-01-26 | Ｓｉのエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03223106A true JPH03223106A (ja) | 1991-10-02 |
Family
ID=11873217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1487690A Pending JPH03223106A (ja) | 1990-01-26 | 1990-01-26 | Ｓｉのエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03223106A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1179842A3 (en) * | 1992-01-31 | 2002-09-04 | Canon Kabushiki Kaisha | Semiconductor substrate and method for preparing same |
-
1990
- 1990-01-26 JP JP1487690A patent/JPH03223106A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1179842A3 (en) * | 1992-01-31 | 2002-09-04 | Canon Kabushiki Kaisha | Semiconductor substrate and method for preparing same |
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