JPH03218059A - 半導体装置 - Google Patents
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- JPH03218059A JPH03218059A JP2014156A JP1415690A JPH03218059A JP H03218059 A JPH03218059 A JP H03218059A JP 2014156 A JP2014156 A JP 2014156A JP 1415690 A JP1415690 A JP 1415690A JP H03218059 A JPH03218059 A JP H03218059A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 239000011347 resin Substances 0.000 claims abstract description 10
- 229920005989 resin Polymers 0.000 claims abstract description 10
- 238000007789 sealing Methods 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 241000251468 Actinopterygii Species 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数の半導体チップを同一容器内に内蔵した樹
脂封止型半導体装置に関するものである。
脂封止型半導体装置に関するものである。
従来の技術
従来の樹脂封止型半導体装置においては、一つの容器内
に1つの半導体チップが内蔵されている。
に1つの半導体チップが内蔵されている。
以下に従来の樹脂封止型半導体装置について説明する。
第3図は従来の樹脂封止型半導体装置の平面図であり1
は半導体チップ、2は半導体チップ1のグイパッド、3
,4はグイパッドをささえるプイッシュテールと呼ばれ
るささえ用リード(以下フィッシュテールと略す)、5
はリードである。
は半導体チップ、2は半導体チップ1のグイパッド、3
,4はグイパッドをささえるプイッシュテールと呼ばれ
るささえ用リード(以下フィッシュテールと略す)、5
はリードである。
又、第4図は従来の樹脂打止型半導体装置の外観図であ
り、6は封止樹脂、7はリードである。
り、6は封止樹脂、7はリードである。
以上のように構成された従来の樹脂封止型半導体装置に
ついて説明する。
ついて説明する。
従来の一例では一つの半導体チップ1を内蔵するために
一つのグイパッド2を有しており、このグイバッド2は
、樹脂封止するときに発生する応力に耐え得る様にフィ
ッシュテール3と4によってささえられている。
一つのグイパッド2を有しており、このグイバッド2は
、樹脂封止するときに発生する応力に耐え得る様にフィ
ッシュテール3と4によってささえられている。
発明が解決しようとする課題
上記に述べた従来の技術は、樹脂封止される半導体チッ
プが一つであるため、一つの半導体チップを内蔵する半
導体装置が持ち得る機能及び特性は内蔵している半導体
チップの製造工程によって、実現できる内容が制限され
る。
プが一つであるため、一つの半導体チップを内蔵する半
導体装置が持ち得る機能及び特性は内蔵している半導体
チップの製造工程によって、実現できる内容が制限され
る。
又.上記の欠点を克服するため従来からハイブJット方
式の組立技術が考えられているが、この場合、セラミッ
クパッケージを用いており、コストが高い点、生産性が
低い点などの欠点があった。
式の組立技術が考えられているが、この場合、セラミッ
クパッケージを用いており、コストが高い点、生産性が
低い点などの欠点があった。
本発明は、上記従来の課題を解決するもので、一つの半
導体チップであるために困難だった機能及び特性の拡充
と、樹脂封正方式によってコストの低減を可能にした樹
脂封止型半導体装置を提供することを目的としている。
導体チップであるために困難だった機能及び特性の拡充
と、樹脂封正方式によってコストの低減を可能にした樹
脂封止型半導体装置を提供することを目的としている。
課題を解決するための手段
この目的を達成するために、本発明の樹脂封止型半導体
装置は複数の半導体チップを装着できるように複数のダ
イパッドを設け、このダイパッドに装着された複数の半
導体チップは、リードを介してワイヤーで接続できる構
造を有している。
装置は複数の半導体チップを装着できるように複数のダ
イパッドを設け、このダイパッドに装着された複数の半
導体チップは、リードを介してワイヤーで接続できる構
造を有している。
作用
この構成により、従来,持たせることが困難だった複数
チップの機能及び特性を、一つの樹脂封止型半導体装置
として容易に持たせることができる。
チップの機能及び特性を、一つの樹脂封止型半導体装置
として容易に持たせることができる。
実施例
以下に本発明の一実施例について図面を参照しながら説
明する。この実施例において、複数の半導体チップとは
、CMOS型のワンチップマイクロコンピュータ(以下
CMOSチップと略す)とMNOS型不輝発性′メモリ
ー(以下MNOSチップと略す)の2つのチップを指す
。
明する。この実施例において、複数の半導体チップとは
、CMOS型のワンチップマイクロコンピュータ(以下
CMOSチップと略す)とMNOS型不輝発性′メモリ
ー(以下MNOSチップと略す)の2つのチップを指す
。
第1図は本発明の第1の実施例の樹脂封止型半導体装置
の平面図である。第1図において、11はCMOSチッ
プ、12はCMOSチップ11のダイパッド、13はM
NOSチップ、l4はMNOSチップ13のダイパッド
、15.16はCMOSチップ11のグイパッド12を
ささえるリード、17.18はMNOSチップ13のダ
イパッド14をささえるリード、19はMNOSチップ
13のダイパッド14をささえるプイッシュテールと呼
ばれるささえ用リード(以下MNOS側のフィッシュテ
ールと略す)、20は19と類似したCMOS個のフィ
ッシュテール、21は形状に特徴をもったリード、22
は従来と同様のリード23はCMOSチップ11内の端
子、24はMNOSチップ13内の端子、25.26は
ワイヤーである。
の平面図である。第1図において、11はCMOSチッ
プ、12はCMOSチップ11のダイパッド、13はM
NOSチップ、l4はMNOSチップ13のダイパッド
、15.16はCMOSチップ11のグイパッド12を
ささえるリード、17.18はMNOSチップ13のダ
イパッド14をささえるリード、19はMNOSチップ
13のダイパッド14をささえるプイッシュテールと呼
ばれるささえ用リード(以下MNOS側のフィッシュテ
ールと略す)、20は19と類似したCMOS個のフィ
ッシュテール、21は形状に特徴をもったリード、22
は従来と同様のリード23はCMOSチップ11内の端
子、24はMNOSチップ13内の端子、25.26は
ワイヤーである。
第4図は従来の樹脂封止型半導体装置の外観図の一例で
あるが、本発明の一実施例の樹脂封止型半導体装置も同
様の外観図である。
あるが、本発明の一実施例の樹脂封止型半導体装置も同
様の外観図である。
以上のように構成された本実施例について説明する。
本実施例の特徴となる第一点は、CMOSチップ11の
ダイパッド12とMNOSチップ13のダイパッド14
の2つのダイパッドを有していることである。
ダイパッド12とMNOSチップ13のダイパッド14
の2つのダイパッドを有していることである。
又、この2つのダイパッドは、樹脂封止時に発生する樹
脂から受ける応力に耐え得るようにCMOSチップ11
のダイパッド12はCMOSチップ11をささえるリー
ド15.16とCMOS側のフィッシュテール20によ
ってささえられており、同様にMNOSチップ13のダ
イパッド14はMNOSチップ13のダイパッド14を
ささえるリード17.18とMNOS側のフィッシュテ
ール19によってささえられている。
脂から受ける応力に耐え得るようにCMOSチップ11
のダイパッド12はCMOSチップ11をささえるリー
ド15.16とCMOS側のフィッシュテール20によ
ってささえられており、同様にMNOSチップ13のダ
イパッド14はMNOSチップ13のダイパッド14を
ささえるリード17.18とMNOS側のフィッシュテ
ール19によってささえられている。
又、本実施例の特徴となる第二点は、2つのダイパッド
12.14は電気的に接続された状態ではないので、そ
れぞれの半導体チップ11.13の基板の電位が異って
いる場合でも問題ない。故に、それぞれの半導体チップ
11.13が全く異った半導体製造工程であっても問題
ない。
12.14は電気的に接続された状態ではないので、そ
れぞれの半導体チップ11.13の基板の電位が異って
いる場合でも問題ない。故に、それぞれの半導体チップ
11.13が全く異った半導体製造工程であっても問題
ない。
又、本実施例の特徴となる第三点は、形状に特徴を持っ
たリード2lを介してCMOSチップ11内の端子13
とMNOSチップ13内の端子24をワイヤー25.2
6によって接続可能である。
たリード2lを介してCMOSチップ11内の端子13
とMNOSチップ13内の端子24をワイヤー25.2
6によって接続可能である。
この接続によって、外観的には一つの機能ブロックとし
て、CMOSチップ11がMNOSチップl3を有して
いるのと同等の扱い方ができる。
て、CMOSチップ11がMNOSチップl3を有して
いるのと同等の扱い方ができる。
以上の本実施例の特徴となる三点を考慮し、同様の要領
で、例えばシリコン基板から成る半導体チップとGaA
s等の化合物半導体基板から成る半導体チップを組み合
せることも可能である。
で、例えばシリコン基板から成る半導体チップとGaA
s等の化合物半導体基板から成る半導体チップを組み合
せることも可能である。
又、リードの形状については、第2図の本発明の第2の
実施例である樹脂封止型半導体装置の平面図である。第
2図は第1図で説明したC M O Sチップ11のダ
イバッド12をささえるリード15.16と、MNOS
チップ13のダイパッド14をささえるリード17.1
8をそれぞれのグイパッド12.14から切離し、従来
と同様の扱いができるリード27.28,29.30と
し、樹脂封止時に発生するダイパッド12.14に与え
る応力に対しては、リード及びダイパッドの裏面にフィ
ルム状のささえ31を装着することによって耐え得る構
造を有している。
実施例である樹脂封止型半導体装置の平面図である。第
2図は第1図で説明したC M O Sチップ11のダ
イバッド12をささえるリード15.16と、MNOS
チップ13のダイパッド14をささえるリード17.1
8をそれぞれのグイパッド12.14から切離し、従来
と同様の扱いができるリード27.28,29.30と
し、樹脂封止時に発生するダイパッド12.14に与え
る応力に対しては、リード及びダイパッドの裏面にフィ
ルム状のささえ31を装着することによって耐え得る構
造を有している。
発明の効果
本発明によれば、複数の半導体チップを設けるためのダ
イバッドを同一樹脂封止容器内に設けたことにより、単
数の半導体チップでは実現が困難だった機能及び特性の
共有を外観上容易にでき、樹脂封正によるコストの低減
も可能にしている。
イバッドを同一樹脂封止容器内に設けたことにより、単
数の半導体チップでは実現が困難だった機能及び特性の
共有を外観上容易にでき、樹脂封正によるコストの低減
も可能にしている。
第1図は本発明の第1の実施例の樹脂封止型半導体装置
の平面図、第2図は本発明の第2の実施例の樹脂封止型
半導体装置の平面図、第3図は従来の樹脂封止型半導体
装置の平面図、第4図は従来の樹脂封止型半導体装置の
外観図である。
の平面図、第2図は本発明の第2の実施例の樹脂封止型
半導体装置の平面図、第3図は従来の樹脂封止型半導体
装置の平面図、第4図は従来の樹脂封止型半導体装置の
外観図である。
Claims (1)
- 複数の半導体チップを載置する複数のダイパッドと、前
記複数の半導体チップの端子間を中継してワイヤボンド
する中継リードとを備えたリードフレームを用い、前記
複数チップを含んで樹脂封止された半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014156A JPH03218059A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014156A JPH03218059A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03218059A true JPH03218059A (ja) | 1991-09-25 |
Family
ID=11853293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014156A Pending JPH03218059A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03218059A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5349233A (en) * | 1992-04-20 | 1994-09-20 | Kabushiki Kaisha Toshiba | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame |
US5598038A (en) * | 1993-11-11 | 1997-01-28 | Nec Corporation | Resin encapsulated semiconductor device |
-
1990
- 1990-01-23 JP JP2014156A patent/JPH03218059A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5349233A (en) * | 1992-04-20 | 1994-09-20 | Kabushiki Kaisha Toshiba | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame |
US5598038A (en) * | 1993-11-11 | 1997-01-28 | Nec Corporation | Resin encapsulated semiconductor device |
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