JPH03218059A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03218059A JPH03218059A JP2014156A JP1415690A JPH03218059A JP H03218059 A JPH03218059 A JP H03218059A JP 2014156 A JP2014156 A JP 2014156A JP 1415690 A JP1415690 A JP 1415690A JP H03218059 A JPH03218059 A JP H03218059A
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- 239000011347 resin Substances 0.000 claims abstract description 10
- 229920005989 resin Polymers 0.000 claims abstract description 10
- 238000007789 sealing Methods 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数の半導体チップを同一容器内に内蔵した樹
脂封止型半導体装置に関するものである。
脂封止型半導体装置に関するものである。
従来の技術
従来の樹脂封止型半導体装置においては、一つの容器内
に１つの半導体チップが内蔵されている。
に１つの半導体チップが内蔵されている。
以下に従来の樹脂封止型半導体装置について説明する。
第３図は従来の樹脂封止型半導体装置の平面図であり１
は半導体チップ、２は半導体チップ１のグイパッド、３
，４はグイパッドをささえるプイッシュテールと呼ばれ
るささえ用リード（以下フィッシュテールと略す）、５
はリードである。
は半導体チップ、２は半導体チップ１のグイパッド、３
，４はグイパッドをささえるプイッシュテールと呼ばれ
るささえ用リード（以下フィッシュテールと略す）、５
はリードである。
又、第４図は従来の樹脂打止型半導体装置の外観図であ
り、６は封止樹脂、７はリードである。
り、６は封止樹脂、７はリードである。
以上のように構成された従来の樹脂封止型半導体装置に
ついて説明する。
ついて説明する。
従来の一例では一つの半導体チップ１を内蔵するために
一つのグイパッド２を有しており、このグイバッド２は
、樹脂封止するときに発生する応力に耐え得る様にフィ
ッシュテール３と４によってささえられている。
一つのグイパッド２を有しており、このグイバッド２は
、樹脂封止するときに発生する応力に耐え得る様にフィ
ッシュテール３と４によってささえられている。
発明が解決しようとする課題
上記に述べた従来の技術は、樹脂封止される半導体チッ
プが一つであるため、一つの半導体チップを内蔵する半
導体装置が持ち得る機能及び特性は内蔵している半導体
チップの製造工程によって、実現できる内容が制限され
る。
プが一つであるため、一つの半導体チップを内蔵する半
導体装置が持ち得る機能及び特性は内蔵している半導体
チップの製造工程によって、実現できる内容が制限され
る。
又．上記の欠点を克服するため従来からハイブＪット方
式の組立技術が考えられているが、この場合、セラミッ
クパッケージを用いており、コストが高い点、生産性が
低い点などの欠点があった。
式の組立技術が考えられているが、この場合、セラミッ
クパッケージを用いており、コストが高い点、生産性が
低い点などの欠点があった。
本発明は、上記従来の課題を解決するもので、一つの半
導体チップであるために困難だった機能及び特性の拡充
と、樹脂封正方式によってコストの低減を可能にした樹
脂封止型半導体装置を提供することを目的としている。
導体チップであるために困難だった機能及び特性の拡充
と、樹脂封正方式によってコストの低減を可能にした樹
脂封止型半導体装置を提供することを目的としている。
課題を解決するための手段
この目的を達成するために、本発明の樹脂封止型半導体
装置は複数の半導体チップを装着できるように複数のダ
イパッドを設け、このダイパッドに装着された複数の半
導体チップは、リードを介してワイヤーで接続できる構
造を有している。
装置は複数の半導体チップを装着できるように複数のダ
イパッドを設け、このダイパッドに装着された複数の半
導体チップは、リードを介してワイヤーで接続できる構
造を有している。
作用
この構成により、従来，持たせることが困難だった複数
チップの機能及び特性を、一つの樹脂封止型半導体装置
として容易に持たせることができる。
チップの機能及び特性を、一つの樹脂封止型半導体装置
として容易に持たせることができる。
実施例
以下に本発明の一実施例について図面を参照しながら説
明する。この実施例において、複数の半導体チップとは
、ＣＭＯＳ型のワンチップマイクロコンピュータ（以下
ＣＭＯＳチップと略す）とＭＮＯＳ型不輝発性′メモリ
ー（以下ＭＮＯＳチップと略す）の２つのチップを指す
。
明する。この実施例において、複数の半導体チップとは
、ＣＭＯＳ型のワンチップマイクロコンピュータ（以下
ＣＭＯＳチップと略す）とＭＮＯＳ型不輝発性′メモリ
ー（以下ＭＮＯＳチップと略す）の２つのチップを指す
。
第１図は本発明の第１の実施例の樹脂封止型半導体装置
の平面図である。第１図において、１１はＣＭＯＳチッ
プ、１２はＣＭＯＳチップ１１のダイパッド、１３はＭ
ＮＯＳチップ、ｌ４はＭＮＯＳチップ１３のダイパッド
、１５．１６はＣＭＯＳチップ１１のグイパッド１２を
ささえるリード、１７．１８はＭＮＯＳチップ１３のダ
イパッド１４をささえるリード、１９はＭＮＯＳチップ
１３のダイパッド１４をささえるプイッシュテールと呼
ばれるささえ用リード（以下ＭＮＯＳ側のフィッシュテ
ールと略す）、２０は１９と類似したＣＭＯＳ個のフィ
ッシュテール、２１は形状に特徴をもったリード、２２
は従来と同様のリード２３はＣＭＯＳチップ１１内の端
子、２４はＭＮＯＳチップ１３内の端子、２５．２６は
ワイヤーである。
の平面図である。第１図において、１１はＣＭＯＳチッ
プ、１２はＣＭＯＳチップ１１のダイパッド、１３はＭ
ＮＯＳチップ、ｌ４はＭＮＯＳチップ１３のダイパッド
、１５．１６はＣＭＯＳチップ１１のグイパッド１２を
ささえるリード、１７．１８はＭＮＯＳチップ１３のダ
イパッド１４をささえるリード、１９はＭＮＯＳチップ
１３のダイパッド１４をささえるプイッシュテールと呼
ばれるささえ用リード（以下ＭＮＯＳ側のフィッシュテ
ールと略す）、２０は１９と類似したＣＭＯＳ個のフィ
ッシュテール、２１は形状に特徴をもったリード、２２
は従来と同様のリード２３はＣＭＯＳチップ１１内の端
子、２４はＭＮＯＳチップ１３内の端子、２５．２６は
ワイヤーである。
第４図は従来の樹脂封止型半導体装置の外観図の一例で
あるが、本発明の一実施例の樹脂封止型半導体装置も同
様の外観図である。
あるが、本発明の一実施例の樹脂封止型半導体装置も同
様の外観図である。
以上のように構成された本実施例について説明する。
本実施例の特徴となる第一点は、ＣＭＯＳチップ１１の
ダイパッド１２とＭＮＯＳチップ１３のダイパッド１４
の２つのダイパッドを有していることである。
ダイパッド１２とＭＮＯＳチップ１３のダイパッド１４
の２つのダイパッドを有していることである。
又、この２つのダイパッドは、樹脂封止時に発生する樹
脂から受ける応力に耐え得るようにＣＭＯＳチップ１１
のダイパッド１２はＣＭＯＳチップ１１をささえるリー
ド１５．１６とＣＭＯＳ側のフィッシュテール２０によ
ってささえられており、同様にＭＮＯＳチップ１３のダ
イパッド１４はＭＮＯＳチップ１３のダイパッド１４を
ささえるリード１７．１８とＭＮＯＳ側のフィッシュテ
ール１９によってささえられている。
脂から受ける応力に耐え得るようにＣＭＯＳチップ１１
のダイパッド１２はＣＭＯＳチップ１１をささえるリー
ド１５．１６とＣＭＯＳ側のフィッシュテール２０によ
ってささえられており、同様にＭＮＯＳチップ１３のダ
イパッド１４はＭＮＯＳチップ１３のダイパッド１４を
ささえるリード１７．１８とＭＮＯＳ側のフィッシュテ
ール１９によってささえられている。
又、本実施例の特徴となる第二点は、２つのダイパッド
１２．１４は電気的に接続された状態ではないので、そ
れぞれの半導体チップ１１．１３の基板の電位が異って
いる場合でも問題ない。故に、それぞれの半導体チップ
１１．１３が全く異った半導体製造工程であっても問題
ない。
１２．１４は電気的に接続された状態ではないので、そ
れぞれの半導体チップ１１．１３の基板の電位が異って
いる場合でも問題ない。故に、それぞれの半導体チップ
１１．１３が全く異った半導体製造工程であっても問題
ない。
又、本実施例の特徴となる第三点は、形状に特徴を持っ
たリード２ｌを介してＣＭＯＳチップ１１内の端子１３
とＭＮＯＳチップ１３内の端子２４をワイヤー２５．２
６によって接続可能である。
たリード２ｌを介してＣＭＯＳチップ１１内の端子１３
とＭＮＯＳチップ１３内の端子２４をワイヤー２５．２
６によって接続可能である。
この接続によって、外観的には一つの機能ブロックとし
て、ＣＭＯＳチップ１１がＭＮＯＳチップｌ３を有して
いるのと同等の扱い方ができる。
て、ＣＭＯＳチップ１１がＭＮＯＳチップｌ３を有して
いるのと同等の扱い方ができる。
以上の本実施例の特徴となる三点を考慮し、同様の要領
で、例えばシリコン基板から成る半導体チップとＧａＡ
ｓ等の化合物半導体基板から成る半導体チップを組み合
せることも可能である。
で、例えばシリコン基板から成る半導体チップとＧａＡ
ｓ等の化合物半導体基板から成る半導体チップを組み合
せることも可能である。
又、リードの形状については、第２図の本発明の第２の
実施例である樹脂封止型半導体装置の平面図である。第
２図は第１図で説明したＣ Ｍ Ｏ Ｓチップ１１のダ
イバッド１２をささえるリード１５．１６と、ＭＮＯＳ
チップ１３のダイパッド１４をささえるリード１７．１
８をそれぞれのグイパッド１２．１４から切離し、従来
と同様の扱いができるリード２７．２８，２９．３０と
し、樹脂封止時に発生するダイパッド１２．１４に与え
る応力に対しては、リード及びダイパッドの裏面にフィ
ルム状のささえ３１を装着することによって耐え得る構
造を有している。
実施例である樹脂封止型半導体装置の平面図である。第
２図は第１図で説明したＣ Ｍ Ｏ Ｓチップ１１のダ
イバッド１２をささえるリード１５．１６と、ＭＮＯＳ
チップ１３のダイパッド１４をささえるリード１７．１
８をそれぞれのグイパッド１２．１４から切離し、従来
と同様の扱いができるリード２７．２８，２９．３０と
し、樹脂封止時に発生するダイパッド１２．１４に与え
る応力に対しては、リード及びダイパッドの裏面にフィ
ルム状のささえ３１を装着することによって耐え得る構
造を有している。
発明の効果
本発明によれば、複数の半導体チップを設けるためのダ
イバッドを同一樹脂封止容器内に設けたことにより、単
数の半導体チップでは実現が困難だった機能及び特性の
共有を外観上容易にでき、樹脂封正によるコストの低減
も可能にしている。
イバッドを同一樹脂封止容器内に設けたことにより、単
数の半導体チップでは実現が困難だった機能及び特性の
共有を外観上容易にでき、樹脂封正によるコストの低減
も可能にしている。
第１図は本発明の第１の実施例の樹脂封止型半導体装置
の平面図、第２図は本発明の第２の実施例の樹脂封止型
半導体装置の平面図、第３図は従来の樹脂封止型半導体
装置の平面図、第４図は従来の樹脂封止型半導体装置の
外観図である。
の平面図、第２図は本発明の第２の実施例の樹脂封止型
半導体装置の平面図、第３図は従来の樹脂封止型半導体
装置の平面図、第４図は従来の樹脂封止型半導体装置の
外観図である。
Claims (1)
- 複数の半導体チップを載置する複数のダイパッドと、前
記複数の半導体チップの端子間を中継してワイヤボンド
する中継リードとを備えたリードフレームを用い、前記
複数チップを含んで樹脂封止された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014156A JPH03218059A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014156A JPH03218059A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218059A true JPH03218059A (ja) | 1991-09-25 |
Family
ID=11853293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014156A Pending JPH03218059A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218059A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349233A (en) * | 1992-04-20 | 1994-09-20 | Kabushiki Kaisha Toshiba | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame |
| US5598038A (en) * | 1993-11-11 | 1997-01-28 | Nec Corporation | Resin encapsulated semiconductor device |
-
1990
- 1990-01-23 JP JP2014156A patent/JPH03218059A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349233A (en) * | 1992-04-20 | 1994-09-20 | Kabushiki Kaisha Toshiba | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame |
| US5598038A (en) * | 1993-11-11 | 1997-01-28 | Nec Corporation | Resin encapsulated semiconductor device |
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