JPH03214740A - 縦型ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
縦型ｍｏｓ電界効果トランジスタの製造方法Info
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- JPH03214740A JPH03214740A JP2009678A JP967890A JPH03214740A JP H03214740 A JPH03214740 A JP H03214740A JP 2009678 A JP2009678 A JP 2009678A JP 967890 A JP967890 A JP 967890A JP H03214740 A JPH03214740 A JP H03214740A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型ＭＯＳ電界効果トランジスタ（以下縦型Ｍ
ＯＳＦＥＴと記す）の製造方法に関する。
ＯＳＦＥＴと記す）の製造方法に関する。
従来の縦型ＭＯＳＦＥＴは第３図（ａ）に示すように、
Ｎ＋型シリコン基板］の上に設けたＮ型エピタキシャル
層２の上にゲート酸化膜３を設け、ゲート酸化膜３の上
に選択的に設けたゲート電極４をマスクとしてＮ一型エ
ピタキシャル層２内に不純物を導入し、Ｐ型のベース領
域８を設ける。次に、ゲート酸化膜３の上に選択的に設
けたフォトレジスト膜１０とゲート電極４をマスクとし
てＮ型不純物をイオン注入し、Ｎ＋型ソース領域１１を
形成する。
Ｎ＋型シリコン基板］の上に設けたＮ型エピタキシャル
層２の上にゲート酸化膜３を設け、ゲート酸化膜３の上
に選択的に設けたゲート電極４をマスクとしてＮ一型エ
ピタキシャル層２内に不純物を導入し、Ｐ型のベース領
域８を設ける。次に、ゲート酸化膜３の上に選択的に設
けたフォトレジスト膜１０とゲート電極４をマスクとし
てＮ型不純物をイオン注入し、Ｎ＋型ソース領域１１を
形成する。
次に、第３図（ｂ）に示すように、フォトレジスト膜１
０を除去し、酸化シリコン膜１２を堆積してコンタクト
ホールを開孔し、Ｎ＋型ソース領域１１及びＰ型ベース
領域８と接続するソース電極１３を形成し、Ｎ＋型シリ
コン基板１の裏面にドレイン電極１４を設ける。
０を除去し、酸化シリコン膜１２を堆積してコンタクト
ホールを開孔し、Ｎ＋型ソース領域１１及びＰ型ベース
領域８と接続するソース電極１３を形成し、Ｎ＋型シリ
コン基板１の裏面にドレイン電極１４を設ける。
ここで、ゲート電極４の直下のチャネル領域とソース電
極１３との間のベース抵抗Ｒ，が大きいため、ソース電
極］３に対するチャネル領域近傍のベース電位が高くな
り、Ｎ＋型ソース領域１１とＰ型ベース領域８及びＮ一
型エピタキシャル層２からなる寄生ＮＰＮトランジスタ
がオンし易くなっていた。
極１３との間のベース抵抗Ｒ，が大きいため、ソース電
極］３に対するチャネル領域近傍のベース電位が高くな
り、Ｎ＋型ソース領域１１とＰ型ベース領域８及びＮ一
型エピタキシャル層２からなる寄生ＮＰＮトランジスタ
がオンし易くなっていた。
上述した従来の縦型ＭＯＳＦＥＴの寄生Ｔｒは、ベース
抵抗が大きいため、オン状態になりやすくなり、誘電性
負荷耐量が低いという欠点がある。
抵抗が大きいため、オン状態になりやすくなり、誘電性
負荷耐量が低いという欠点がある。
本発明の縦型ＭＯＳＦＥＴの製造方法は、一導電型半導
体層の表面に設けたゲート酸化膜の上にゲート電極を選
択的に設ける工程と、前記ゲート電極をマスクとして前
記一導電型半導体層の表面に低濃度の逆導電型不純物を
導入して低濃度の第１のベース領域を形成する工程と、
前記ゲート電極をマスクとして高濃度の逆導電型不純物
を高加速エネルキーでイオン注入し前記ベース領域の中
域に高濃度の第２のベース領域を設ける工程と、前記第
１．のベース領域の表面に一導電型不純物を選択的に導
入してソース領域を形成する工程とを含んで構成される
。
体層の表面に設けたゲート酸化膜の上にゲート電極を選
択的に設ける工程と、前記ゲート電極をマスクとして前
記一導電型半導体層の表面に低濃度の逆導電型不純物を
導入して低濃度の第１のベース領域を形成する工程と、
前記ゲート電極をマスクとして高濃度の逆導電型不純物
を高加速エネルキーでイオン注入し前記ベース領域の中
域に高濃度の第２のベース領域を設ける工程と、前記第
１．のベース領域の表面に一導電型不純物を選択的に導
入してソース領域を形成する工程とを含んで構成される
。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｎ＋型シリコン基板
１の上にＮ一型エピタキシャル層２を形成し、Ｎ一型エ
ピタキシャル層２の表面にゲー１・酸化膜３を５０〜１
５０ｎｍの厚さに形成する。
１の上にＮ一型エピタキシャル層２を形成し、Ｎ一型エ
ピタキシャル層２の表面にゲー１・酸化膜３を５０〜１
５０ｎｍの厚さに形成する。
次に、ゲート酸化膜３の上に多結晶シリコン膜４を０．
４〜０．６μｍの厚さに堆積して表面を熱酸化し厚さ数
１０ｎｍの酸化シリコン膜５を形成し、酸化シリコン膜
５の上に多結晶シリコン膜６を０ ４〜２μｍの厚さに
堆積する。次に、多結晶シリコン膜６及び酸化シリコン
膜５及び多結晶シリコン膜４を選択的に順次エッチング
して開孔部を設け、多結晶シリコン膜６及び酸化シリコ
ン膜５及び多結晶シリコン膜４をマスクとしてホウ素イ
オン７を加速エネルギー５０〜］． Ｏ ＯｋｅＶ、ド
ース量ＩＸＩＯｌ４〜５ＸＩ Ｏ１４ｃｍ−２でイオ注
入し、熱処理により活性化し、深さ約４μｍのＰ型ベー
ス領域８を形成する。
４〜０．６μｍの厚さに堆積して表面を熱酸化し厚さ数
１０ｎｍの酸化シリコン膜５を形成し、酸化シリコン膜
５の上に多結晶シリコン膜６を０ ４〜２μｍの厚さに
堆積する。次に、多結晶シリコン膜６及び酸化シリコン
膜５及び多結晶シリコン膜４を選択的に順次エッチング
して開孔部を設け、多結晶シリコン膜６及び酸化シリコ
ン膜５及び多結晶シリコン膜４をマスクとしてホウ素イ
オン７を加速エネルギー５０〜］． Ｏ ＯｋｅＶ、ド
ース量ＩＸＩＯｌ４〜５ＸＩ Ｏ１４ｃｍ−２でイオ注
入し、熱処理により活性化し、深さ約４μｍのＰ型ベー
ス領域８を形成する。
次に、第１図（ｂ）に示すように、上記同一マスクを用
いてホウ素イオンを加速エネルギー５００ｋｅ■〜２Ｍ
ｅ■、ドース量１×１０１４〜５ Ｘ１０”ｃｒｎ−２
で高エネルキーイオン注入しＰ型べ一ス領域８の中域に
約３μｍの厚さで埋込まれたＰ＋型ベース領域９を形成
ずる。
いてホウ素イオンを加速エネルギー５００ｋｅ■〜２Ｍ
ｅ■、ドース量１×１０１４〜５ Ｘ１０”ｃｒｎ−２
で高エネルキーイオン注入しＰ型べ一ス領域８の中域に
約３μｍの厚さで埋込まれたＰ＋型ベース領域９を形成
ずる。
次に、第１図（ｃ）に示すように、多結晶シリコン膜６
及び酸化シリコン膜５を除去した後、開孔部のゲート酸
化膜３の上にフォトリソグラフィ技術によりフォトレジ
スト膜１０を選択的に設け、ゲート電極４及びフォトレ
ジスト膜１０をマ５一 スクとしてＮ型不純物をイオン注入しＮ４型ンース領域
１１を形成する。
及び酸化シリコン膜５を除去した後、開孔部のゲート酸
化膜３の上にフォトリソグラフィ技術によりフォトレジ
スト膜１０を選択的に設け、ゲート電極４及びフォトレ
ジスト膜１０をマ５一 スクとしてＮ型不純物をイオン注入しＮ４型ンース領域
１１を形成する。
次に、第１図（ｄ）に示すように、フォ１−レジスト膜
１０を除去した後、眉間絶縁膜として酸化シリコン膜１
２を堆積してコンタクトホールを開孔し、コンタクトホ
ールのＮ゛型ソース領域１１及びＰ型ベース領域８と接
続するＡρ層を堆積してソース電極１３を形成し、Ｎ＋
型シリコン基板１の裏面にトレイン電極１４を設け、縦
型ＭＯＳＦＥＴを構成する。
１０を除去した後、眉間絶縁膜として酸化シリコン膜１
２を堆積してコンタクトホールを開孔し、コンタクトホ
ールのＮ゛型ソース領域１１及びＰ型ベース領域８と接
続するＡρ層を堆積してソース電極１３を形成し、Ｎ＋
型シリコン基板１の裏面にトレイン電極１４を設け、縦
型ＭＯＳＦＥＴを構成する。
ここで、Ｐ＋型ベース領域９を形成したことによりベー
ス抵抗Ｒａが小さくなり、寄生トランジスタがオンしに
くくなる。
ス抵抗Ｒａが小さくなり、寄生トランジスタがオンしに
くくなる。
第２図は、本発明の第２の実施例の断面図である。
第２図に示すように、Ｎ＋型シリコン基板１とドレイン
電極１４の間にＰ型領域１５を設けた以外は第１の実施
例と同じ横成を有しており、サイリスタ型の縦型ＭＯＳ
ＦＥＴを構成する。
電極１４の間にＰ型領域１５を設けた以外は第１の実施
例と同じ横成を有しており、サイリスタ型の縦型ＭＯＳ
ＦＥＴを構成する。
＝６
以上、説明したように本発明は、高エネルギーイオン注
入で低濃度の第１のベース領域の中域に第１のベース領
域より高濃度の第２のベース領域を形成してベース抵抗
を下げることにより、寄生Ｉ・ランジスタのｈＦＥを小
さくし、誘導性負荷耐量を向上できるという効果がある
。
入で低濃度の第１のベース領域の中域に第１のベース領
域より高濃度の第２のベース領域を形成してベース抵抗
を下げることにより、寄生Ｉ・ランジスタのｈＦＥを小
さくし、誘導性負荷耐量を向上できるという効果がある
。
第１図（ａ）〜，（ｄ〉は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図、第２
図は本発明の第２の実施例の断面図、第３図（ａ）．（
ｂ）は、従来の縦型ＭＯＳＦＥＴの製造方法を説明する
ための工程順に示した半導体チップの断面図である。 １ノ・・Ｎ＋型シリコン基板、２・・・Ｎ一型エビタキ
シャル層、３・・ゲート酸化膜、４・・・多結晶シリコ
ン膜、５・・・酸化シリコン膜、６・・・多結晶シリコ
ン膜、７，７ａ・・・ポウ素イオン、８・・Ｐ型ベース
領域、９・・・Ｐ′型ヘース領域、］Ｏ・・・フォトレ
ジス１・膜、１］・・・Ｎ＋型ソース領域、１２・・・
酸化シリコン膜、 １ ３ ソース電極、 １ ４・・・ドレイ ン電 極、 １ ５・・・Ｐ型領域、 ＲＢ ベース抵抗。
するための工程順に示した半導体チップの断面図、第２
図は本発明の第２の実施例の断面図、第３図（ａ）．（
ｂ）は、従来の縦型ＭＯＳＦＥＴの製造方法を説明する
ための工程順に示した半導体チップの断面図である。 １ノ・・Ｎ＋型シリコン基板、２・・・Ｎ一型エビタキ
シャル層、３・・ゲート酸化膜、４・・・多結晶シリコ
ン膜、５・・・酸化シリコン膜、６・・・多結晶シリコ
ン膜、７，７ａ・・・ポウ素イオン、８・・Ｐ型ベース
領域、９・・・Ｐ′型ヘース領域、］Ｏ・・・フォトレ
ジス１・膜、１］・・・Ｎ＋型ソース領域、１２・・・
酸化シリコン膜、 １ ３ ソース電極、 １ ４・・・ドレイ ン電 極、 １ ５・・・Ｐ型領域、 ＲＢ ベース抵抗。
Claims (1)
- 一導電型半導体層の表面に設けたゲート酸化膜の上にゲ
ート電極を選択的に設ける工程と、前記ゲート電極をマ
スクとして前記一導電型半導体層の表面に低濃度の逆導
電型不純物を導入して低濃度の第１のベース領域を形成
する工程と、前記ゲート電極をマスクとして高濃度の逆
導電型不純物を高加速エネルギーでイオン注入し前記ベ
ース領域の中域に高濃度の第２のベース領域を設ける工
程と、前記第１のベース領域の表面に一導電型不純物を
選択的に導入してソース領域を形成する工程とを含むこ
とを特徴とする縦型ＭＯＳ電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009678A JP2949745B2 (ja) | 1990-01-19 | 1990-01-19 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009678A JP2949745B2 (ja) | 1990-01-19 | 1990-01-19 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214740A true JPH03214740A (ja) | 1991-09-19 |
| JP2949745B2 JP2949745B2 (ja) | 1999-09-20 |
Family
ID=11726867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009678A Expired - Fee Related JP2949745B2 (ja) | 1990-01-19 | 1990-01-19 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2949745B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817848A (ja) * | 1994-06-23 | 1996-01-19 | Sgs Thomson Microelettronica Spa | Ｍｏｓ型電力装置の製造方法 |
| JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2009194165A (ja) * | 2008-02-14 | 2009-08-27 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2011003919A (ja) * | 2010-08-23 | 2011-01-06 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2019532499A (ja) * | 2016-08-31 | 2019-11-07 | 無錫華潤上華科技有限公司Ｃｓｍｃｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | 接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 |
-
1990
- 1990-01-19 JP JP2009678A patent/JP2949745B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817848A (ja) * | 1994-06-23 | 1996-01-19 | Sgs Thomson Microelettronica Spa | Ｍｏｓ型電力装置の製造方法 |
| JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2009194165A (ja) * | 2008-02-14 | 2009-08-27 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2011003919A (ja) * | 2010-08-23 | 2011-01-06 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2019532499A (ja) * | 2016-08-31 | 2019-11-07 | 無錫華潤上華科技有限公司Ｃｓｍｃｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | 接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 |
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| Publication number | Publication date |
|---|---|
| JP2949745B2 (ja) | 1999-09-20 |
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