JPH03212890A - Semiconductor memory array - Google Patents
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体メモリアレイに係り、特にセンスアンプ
のピッチを増加させることのできる半導体メモリアレイ
に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a semiconductor memory array, and particularly to a semiconductor memory array in which the pitch of sense amplifiers can be increased.
〈従来の技術及び解決すべき課題〉
一般に、半導体メモリ装置は、多数個のビットライン及
びワードラインを配列させ、上記ビットライン及びワー
ドラインに接続されたメモリセルを有するメモリセルア
レイを備えている。<Background Art and Problems to be Solved> Generally, a semiconductor memory device includes a memory cell array having a plurality of bit lines and word lines arranged and memory cells connected to the bit lines and word lines.
しかしながら、半導体メモリ装置が漸次高集積化乃至は
微細化されていくことにより上記ワードライン及びビッ
トラインの間隔（ｐｉｔｃｈ）が漸次狭くなる。特にビ
ットラインの間隔が狭くなると一対のビットラインと連
結されたセンスアンプの間隔も減少するため回路配置に
おいて上記センスアンプのレイアウト（ｌａｙ ｏｕｔ
）が難しくなる。However, as semiconductor memory devices become increasingly highly integrated or miniaturized, the pitch between the word lines and bit lines becomes narrower. In particular, as the spacing between bit lines narrows, the spacing between the sense amplifiers connected to a pair of bit lines also decreases.
) becomes difficult.
また、レイアウトが微細化されるとセンスアンプ部位の
バタンか緻密になって工程が難しくなる。Furthermore, as the layout becomes finer, the sense amplifier part becomes denser and the process becomes more difficult.
第３図は従来のメモリアレイであり、一対のビットライ
ン各々に一つのセンスアンプが連結されている。FIG. 3 shows a conventional memory array in which one sense amplifier is connected to each of a pair of bit lines.
上記第３図のメモリアレイにおいては、前述の問題点と
ともに上記センスアンプに共通接続された共通センシン
グノード（ｃｏｍｍｏｎ ｓｅｎｓｉｎｇ ｎｏｄｅ）
に連結されるセンスアンプの数が、メモリ容量が大きく
なることにより増加するので、上記共通センシングノー
ドの接続点においては一般的な接続線路に表われる寄生
容量成分（ｐａｒａｓｔｉｃ ｃａｐａｃｉｔａｎｃｅ
）が増加する。In addition to the above-mentioned problems, the memory array shown in FIG. 3 has a common sensing node that is commonly connected to the sense amplifier.
The number of sense amplifiers connected to the common sensing node increases as the memory capacity increases.
) increases.
上記寄生容量成分（ｐａｒａｓｔｉｃ ｃａｐａｃｉｔ
ａｎｃｅ）が増加するとセンスアンプの動作速度も遅く
なるので、高容量、高集積のメモリ装置において全体ア
クセスタイムに悪影響を及ぼす。The above parasitic capacitance component
ance) increases, the operating speed of the sense amplifier also slows down, which adversely affects the overall access time in high-capacity, highly integrated memory devices.
したがって、本発明はメモリアレイのレイアウトを緩和
させ、製造工程が容易なパタンを持つことができるよう
な半導体メモリアレイを提供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a semiconductor memory array in which the layout of the memory array can be relaxed and a pattern can be easily manufactured.
また、本発明の他の目的は、共通センシングノードに連
結されるセンスアンプの数を減少させることのできる半
導体メモリアレイを提供することにある。Another object of the present invention is to provide a semiconductor memory array that can reduce the number of sense amplifiers connected to a common sensing node.
〈課題を解決するための手段〉
上記目的を達成するために本発明の半導体メモリアレイ
は、センスアンプが、上記ビットライン対に各々連結さ
れた多数個のセンスアンプグループを形成し、上記ビッ
トライン対中奇数番目のビットライン対を上記センスア
ンプグループ中奇数番目のセンスアンプグループと連結
し、上記ビットライン対中偶数番目のビットライン対を
上記センスアンプグループ中の偶数番目のセンスアンプ
グループと連結したことを特徴とする。<Means for Solving the Problems> In order to achieve the above object, the semiconductor memory array of the present invention includes a semiconductor memory array in which sense amplifiers form a large number of sense amplifier groups each connected to the bit line pair. The odd-numbered bit line pair in the pair is connected to the odd-numbered sense amplifier group in the sense amplifier group, and the even-numbered bit line pair in the bit line pair is connected to the even-numbered sense amplifier group in the sense amplifier group. It is characterized by what it did.
また、上記本発明の他の目的を達成するために本発明は
、一つのセンシングノードに連結され一対のビットライ
ンに各々連結された多数のセンスアンプで構成された多
数のセンスアンプグループを具備する半導体メモリアレ
イにおいて、上記センスアンプグループが、隣接するセ
ンスアンプグループと連結されたビットラインとは接続
されないことを特徴とする。Further, to achieve the other object of the present invention, the present invention includes a plurality of sense amplifier groups each including a plurality of sense amplifiers connected to one sensing node and each connected to a pair of bit lines. In the semiconductor memory array, the sense amplifier groups are not connected to bit lines connected to adjacent sense amplifier groups.
く実 施 例〉 以下、本発明を添付図面を参照して詳細に説明する。Example of implementation Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
第１図は本発明によるビットライン及びセンスアンプの
配列を示した構成図であり、
第２図は上記第１図の部分１００を内部回路にて示した
図面である。FIG. 1 is a block diagram showing the arrangement of bit lines and sense amplifiers according to the present invention, and FIG. 2 is a drawing showing the internal circuit of the portion 100 in FIG. 1.
上記第１図のメモリアレイにおいて、センスアンプは多
数個のグループ（・・・５ＡＧｎ−２，５ＡＧｎ−１，
５ＡＧｎ 、 ５ＡＧｎ＋ｌ 、５ＡＧｎ＋２−）を形
成し、上記各グループは４個のビットラインに一つのセ
ンスアンプが連結されている。In the memory array shown in FIG. 1, the sense amplifiers are arranged in multiple groups (...5AGn-2, 5AGn-1,
5AGn, 5AGn+l, 5AGn+2-), and each group has four bit lines connected to one sense amplifier.
即ち、第１番目の列（ｃｏｌｕｍｎ）のビットライン対
は、ｎ−１番目のセンスアンプクル−プ５ＡＧｎ１の第
１センスアンプ５Ａ１ｎ−１とｎ＋１番目のセンスアン
プグループ５ＡＧｎ＋１の第１センスアンプ５Ａ１ｎ＋
１とに連結され、第２番目の列（ｃｏｌｕｍｎ ）のビ
ットライン対は、ｎ−２番目のセンスアンプグループ５
ＡＧｎ−２の第１センスアンプ５Ａ１ｎ−２とｎ番目の
センスアンプグル−プ５ＡＧｎの第１センスアンプ５Ａ
１ｎとｎ＋２番目のセンスアンプグループ５ＡＧｎ＋２
の第１センスアンプＳ Ａ １ ｎ＋２とに連結され、
第３番目の列ビットライン対は、ｎ−１番目のセンスア
ンプグループ５ＡＧｎ−１の第２センスアンプＳ Ａ
２ ｎ−１とｎ＋１番目のセンスアンプグループ５ＡＧ
ｎｔｌの第２センスアンプＳ Ａ ２ ｎ＋１とに連結
され、さらに第４番目の列のビットライン対は、ｎ−２
番目のセンスアンプグループ５ＡＧｎ−２の第２センス
アンプＳ Ａ ２ ｎ−２とｎ番目のセンスアンプグル
−プ５ＡＧｎの第２センスアンプ５Ａ２ｎとｎ＋２番目
のセンスアンプグループ５ＡＧｎ＋２の第２センスアン
プＳ Ａ ２ ｎ＋２とに各々連結されている。That is, the bit line pair in the first column is the first sense amplifier 5A1n-1 of the n-1st sense amplifier group 5AGn1 and the first sense amplifier 5A1n+ of the n+1st sense amplifier group 5AGn+1.
1, and the bit line pair of the second column is connected to the n-2 sense amplifier group 5.
The first sense amplifier 5A1n-2 of AGn-2 and the first sense amplifier 5A of the n-th sense amplifier group 5AGn
1n and n+2nd sense amplifier group 5AGn+2
connected to the first sense amplifier S A 1 n+2 of
The third column bit line pair is the second sense amplifier S A of the n-1th sense amplifier group 5AGn-1.
2 n-1 and n+1th sense amplifier group 5AG
The bit line pair of the fourth column is connected to the second sense amplifier S A 2 n+1 of ntl, and the bit line pair of the fourth column is n-2
The second sense amplifier S A 2 n-2 of the n-th sense amplifier group 5AGn-2, the second sense amplifier 5A2n of the n-th sense amplifier group 5AGn, and the second sense amplifier S A of the n+2-th sense amplifier group 5AGn+2 2 n+2, respectively.
したがって、２ｋ（ｋは正の整数）番目の列のビットラ
イン対は、上記ｎ−２番目のセンスアンプグループ５Ａ
Ｇｎ−２の第にセンスアンプ５ＡＫｎ−２と上記ｎ番目
のセンスアンプグループ５ＡＧｎの第にセンスアンプ５
ＡＫｎと上記ｎ＋２番目のセンスアンプクループ５ＡＧ
ｎ＋２の第にセンスアンプＳ Ａ Ｋｎ＋２とに連結さ
れている。また、２に一１番目の列ビットライン対は上
記ｎ−１番目のセンスアンプグループＳ Ａ Ｇｎ−１
の第にセンスアンプ５ＡＫｎ−１と上記ｎ＋１番目のセ
ンスアンプグループ５ＡＧｎ＋１の第にセンスアンプ５
Ａｋｎ＋１とに各々連結されている。Therefore, the bit line pair of the 2kth (k is a positive integer) column is the bit line pair of the n-2nd sense amplifier group 5A.
Gn-2 has a sense amplifier 5AKn-2 and the n-th sense amplifier group 5AGn has a sense amplifier 5.
AKn and the above n+2nd sense amplifier group 5AG
The n+2th sense amplifier S A Kn+2 is connected to the sense amplifier S A Kn+2. In addition, the 2nd and 11th column bit line pairs are connected to the n-1st sense amplifier group S A Gn-1.
The sense amplifier 5AKn-1 of the above n+1th sense amplifier group 5AGn+1
Akn+1, respectively.
一方、他の方法として、上記２に番目の列のビットライ
ン対が、上記ｎ−１番目のセンスアンプグループ５ＡＧ
ｎ−１の第にセンスアンプ５ＡＫｎｌと上記ｎ＋１番目
のセンスアンプグループＳＡＧ ｎｔｌの第にセンスア
ンプ５ＡＫｎ＋１に連結され、そして上記２に一１番目
の列ビットライン対は、上記ｎ−２番目のセンスアンプ
グループ５ＡＧｎ２の第にセンスアンプ５ＡＫｎ−２と
上記ｎ番目のセンスアンプグループ５ＡＧｎの第にセン
スアンプ５ＡＫｎと上記ｎ＋２番目のセンスアンプグル
ープ５ＡＧｎ＋２の第にセンスアンプ５ＡＫｎ＋２とに
各々連結されている。On the other hand, as another method, the bit line pair of the second column is connected to the n-1th sense amplifier group 5AG.
The n-1th sense amplifier 5AKnl and the n+1st sense amplifier group SAG ntl are connected to the sense amplifier 5AKn+1, and the 2nd and 11th column bit line pairs are connected to the n-2nd sense amplifier group SAG ntl. The first sense amplifier 5AKn-2 of the amplifier group 5AGn2, the second sense amplifier 5AKn of the nth sense amplifier group 5AGn, and the first sense amplifier 5AKn+2 of the n+2th sense amplifier group 5AGn+2 are connected, respectively.
以上のようなセンスアンプの配列とビットラインの接続
構造は、従来の構成に比べてセンスアンプ間の間隔が２
倍に拡大されていることが分かる。The sense amplifier arrangement and bit line connection structure described above has a spacing of 2 between the sense amplifiers compared to the conventional configuration.
You can see that it has been enlarged twice.
即ち、センスアンプピッチを従来の２ビツトラインピツ
チ（２ｂｉｔ １ｉｎｅ ｐｉｔｃｈ）構造から４ビツ
トラインピツチ（４ｂｉｔ １ｉｎｅ ｐｉｔｃｈ）構
造にしたので、一つのセンスアンプをレイアウトしうる
面積が２倍に拡大されてセンサアンプ部位のパタンを緩
和させることができる。That is, since the sense amplifier pitch has been changed from the conventional 2-bit line pitch (2-bit 1-ine pitch) structure to a 4-bit line-pitch (4-bit 1-ine pitch) structure, the area in which one sense amplifier can be laid out is doubled, and the sensor The pattern of the amplifier part can be relaxed.
そして、第１図のセンスアンプ５Ａ１ｎｌＯ及び５Ａ２
ｎ２０を包含する部分１００を内部回路で示した第２図
の回路図によっても理解できるように、共通センシング
ノードＳＮに連結されるセンスアンプの数が従来方式に
よる構造に比べて１／２倍に減少したので、共通センシ
ングノードＳＮの寄生容量成分（ｐａｒａｓｉｔｉｃ
ｃａｐａｃｉｔａｎｃｅ）も減少する。Then, the sense amplifiers 5A1nlO and 5A2 in FIG.
As can be understood from the circuit diagram of FIG. 2, which shows the internal circuit of the portion 100 including n20, the number of sense amplifiers connected to the common sensing node SN is 1/2 that of the conventional structure. Since the parasitic capacitance component of the common sensing node SN has decreased, the parasitic capacitance component of the common sensing node SN
capacitance) is also reduced.
したがって、上記センシングノードの寄生容量成分が減
少するためビットラインセンシングが迅速に行われる。Therefore, bit line sensing can be performed quickly because the parasitic capacitance component of the sensing node is reduced.
第２図において５ＡＰＬ及び５ＡＰＲはセンスアンプの
レストアクロツク（Ｒｅｓｔｏｒｅ ｃｌｏｃｋ ）で
あり、ｌ５ＯＬ及びｌ５ＯＲはビットラインとセンスア
ンプ間の連絡を制御する分離である。In FIG. 2, 5APL and 5APR are the sense amplifier restore clocks, and 15OL and 15OR are isolations that control communication between the bit lines and the sense amplifier.
〈発明の効果〉
上述のように本発明は、高集積高容量の半導体メモリア
レイにおいてセンスアンプ間の間隔に余裕度を増大させ
てレイアウトを緩和させ、工程上の難しさを減少させる
ことができる。<Effects of the Invention> As described above, the present invention can increase the margin of spacing between sense amplifiers in a highly integrated, high-capacity semiconductor memory array, ease layout, and reduce process difficulties. .
また、本発明は、センスアンプに共通接続される共通セ
ンシングノードによって誘起される寄生容量成分の影響
を抑制させることにより、センスアンプのセンシング速
度を増大させる効果がある。Furthermore, the present invention has the effect of increasing the sensing speed of the sense amplifier by suppressing the influence of parasitic capacitance components induced by a common sensing node commonly connected to the sense amplifier.
第１図は本発明の一実施例を示すメモリアレイ構成図、
第２図は第１図の部分詳細回路図、そして、第３図は従
来のメモリアレイである。
１０・・・センスアンプ
２０・・・センスアンプ
ＷＬ・・・ワードライン
ＢＬ・・・ビットライン
ＳＮ・・・センシングノート
第
３
図FIG. 1 is a block diagram of a memory array showing an embodiment of the present invention, FIG. 2 is a partial detailed circuit diagram of FIG. 1, and FIG. 3 is a conventional memory array. 10...Sense amplifier 20...Sense amplifier WL...Word line BL...Bit line SN...Sensing note Fig. 3
Claims (1)
スアンプを具備する半導体メモリアレイにおいて、 上記センスアンプが、上記ビットライン対に各々連結さ
れた多数個のセンスアンプグループを形成し、 上記ビットライン対中奇数番目のビットライン対を上記
センスアンプグループ中奇数番目のセンスアンプグルー
プと連結し、 上記ビットライン対中偶数番目のビットライン対を上記
センスアンプグループ中の偶数番目のセンスアンプグル
ープと連結したことを特徴とする半導体メモリアレイ。 ２）多数のビットライン対に各々連結された多数のセン
スアンプを具備する半導体メモリアレイにおいて、 上記センスアンプが、上記ビットライン対に各々連結さ
れた多数個のセンスアンプグループを形成し、 上記ビットライン対中奇数番目のビットライン対を上記
センスアンプグループ中偶数番目のセンスアンプグルー
プと連結し、 上記ビットライン対中偶数番目のビットライン対を上記
センスアンプグループ中の奇数番目のセンスアンプグル
ープと連結したことを特徴とする半導体メモリアレイ。 ３）多数のビットライン対に各々連結された多数のセン
スアンプを具備する半導体メモリアレイにおいて、 上記ビットライン対の内相互に隣接した任意の２対のビ
ットライン対の両側に各々１個のセンスアンプを配置し
、一方のセンスアンプを一方のビットライン対に連結し
、且つ他方のセンサアンプを他方のビットライン対に連
結したことを特徴とする半導体メモリアレイ。 ４）各センスアンプグループ内の各センスアンプに連結
されたビットラインが、当該センスアンプグループと隣
接したセンスアンプグループ内のセンスアンプに連結さ
れないことを特徴とする請求項１記載の半導体メモリア
レイ。 ５）各センスアンプグループ内の各センスアンプに連結
されたビットラインが、当該センスアンプグループと隣
接したセンスアンプグループ内のセンスアンプに連結さ
れないことを特徴とする請求項２記載の半導体メモリア
レイ。 ６）多数のビットライン対と各々連結されたセンスアン
プで構成された多数のセンスアンプグループを具備する
半導体メモリアレイにおいて、上記各センスアンプに連
結されたビットライン対が、隣接するセンスアンプとは
接続されないことを特徴とする半導体メモリアレイ。 ７）一つのセンシングノードに連結され一対のビットラ
インに各々連結された多数のセンスアンプで構成された
多数のセンスアンプグループを具備する半導体メモリア
レイにおいて、 上記センスアンプグループが、隣接するセンスアンプグ
ループと連結されたビットラインとは接続されないこと
を特徴とする半導体メモリアレイ。[Scope of Claims] 1) In a semiconductor memory array comprising a plurality of sense amplifiers each connected to a plurality of bit line pairs, the sense amplifier comprises a plurality of sense amplifier groups each connected to a plurality of bit line pairs. , connecting the odd-numbered bit line pairs among the bit line pairs to the odd-numbered sense amplifier groups among the sense amplifier groups, and connecting the even-numbered bit line pairs among the bit line pairs to the even-numbered sense amplifier groups among the sense amplifier groups. A semiconductor memory array characterized in that it is connected to a second sense amplifier group. 2) In a semiconductor memory array comprising a plurality of sense amplifiers each connected to a plurality of bit line pairs, the sense amplifiers form a plurality of sense amplifier groups each connected to the bit line pairs, and The odd-numbered bit line pair among the line pairs is connected to the even-numbered sense amplifier group among the sense amplifier groups, and the even-numbered bit line pair among the bit line pairs is connected to the odd-numbered sense amplifier group among the sense amplifier groups. A semiconductor memory array characterized by being connected. 3) In a semiconductor memory array comprising a number of sense amplifiers each connected to a number of bit line pairs, one sense amplifier is provided on each side of any two mutually adjacent bit line pairs among the bit line pairs. A semiconductor memory array characterized in that amplifiers are arranged, one sense amplifier is connected to one bit line pair, and the other sensor amplifier is connected to the other bit line pair. 4) The semiconductor memory array of claim 1, wherein the bit line connected to each sense amplifier in each sense amplifier group is not connected to a sense amplifier in a sense amplifier group adjacent to the sense amplifier group. 5) The semiconductor memory array of claim 2, wherein the bit line connected to each sense amplifier in each sense amplifier group is not connected to a sense amplifier in a sense amplifier group adjacent to the sense amplifier group. 6) In a semiconductor memory array including a large number of sense amplifier groups each consisting of a large number of bit line pairs and sense amplifiers connected to each other, the bit line pairs connected to each sense amplifier are different from adjacent sense amplifiers. A semiconductor memory array characterized in that it is not connected. 7) In a semiconductor memory array including a large number of sense amplifier groups configured of a large number of sense amplifiers connected to one sensing node and each connected to a pair of bit lines, the sense amplifier group is connected to an adjacent sense amplifier group. A semiconductor memory array characterized in that the bit line connected to the semiconductor memory array is not connected to the bit line.
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019890020604A KR930001743B1 (en) | 1989-12-30 | 1989-12-30 | Bit-line array method of semiconductor memory device |
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- 1989-12-30 KR KR1019890020604A patent/KR930001743B1/en not_active IP Right Cessation
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- 1990-03-22 JP JP2069925A patent/JPH03212890A/en active Pending
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- 1990-07-31 CN CN90106618A patent/CN1022146C/en not_active Expired - Fee Related
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