JPS63205897A - Semiconductor storage device - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置、主としてダイナミックメモリ
に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to semiconductor memory devices, primarily dynamic memories.
従来の技術
従来のダイナミックメモリの構成例に関して、折り返し
ビット線方式（フォールディトピットライン方式）と開
放型ビット線方式（オーブンビットライン方式）のメモ
リセルアレイに関して第５図、第６図に基づいて要点の
みを簡単に説明する。2. Description of the Related Art Regarding configuration examples of conventional dynamic memories, main points are shown in FIGS. 5 and 6 regarding memory cell arrays of folded bit line method (folded pit line method) and open bit line method (oven bit line method). I will briefly explain only.
折り返しビット線方式は第５図に示すように、ビット線
５００の２本を１組として、これに対応してセンスアン
プ５０３が設けられている。従って、ワード線５０１の
うち１本が選択的に立ち上げられればこの１組のビット
線５００の一方とこのワード線５０１の交点に形成され
たメモリセル５０２が選択されその信号電荷が一方のビ
ット線５００に読み出され電位変化が生じる。また、こ
の１組の他方のビット線５００はリファレンス電位をセ
ンスアンプ５０３に与える。これら一方のビット線５０
０と他方のビット線５００の電位差をセンスアンプ５０
３が増幅出力する。このため、センスアンプ５０３は２
ビツト線毎に設けられ、センスアンプピッチを比較的大
きくすることが出来る。また、センス時に雑音源となる
信号線（ワード線５０１等）がすべてセンスアンプ５０
３をはさんだ１組のビット線５００にまたがって通過し
ているために対雑音性が良いとゆう特徴がある。しかし
ながら集積度に関しては、１組即ち２本のビット線５０
０とワード線５０１の２交点のうち一方にしかメモリセ
ル５０２を構成することかです高集積化には問題がある
。As shown in FIG. 5, in the folded bit line system, two bit lines 500 are set as one set, and sense amplifiers 503 are provided correspondingly. Therefore, when one of the word lines 501 is selectively turned on, the memory cell 502 formed at the intersection of one of the bit lines 500 and this word line 501 is selected, and the signal charge is transferred to one bit. The signal is read out to line 500 and a potential change occurs. Further, the other bit line 500 of this set applies a reference potential to the sense amplifier 503. One of these bit lines 50
Sense amplifier 50 detects the potential difference between bit line 0 and the other bit line 500.
3 amplifies and outputs. Therefore, the sense amplifier 503 has two
It is provided for each bit line, and the sense amplifier pitch can be made relatively large. In addition, all signal lines (word lines 501, etc.) that become noise sources during sensing are connected to the sense amplifier 50.
Since it passes across a set of bit lines 500 sandwiching three bit lines, it has a characteristic of good noise resistance. However, regarding the degree of integration, one set, that is, two bit lines 50
Configuring the memory cell 502 at only one of the two intersections between the word line 501 and the word line 501 poses a problem in terms of high integration.
一方、開放型ビット線方式では第６図に示すように、各
ビット線６００毎にセンスアンプ６０３が設けられてい
る。また、このセンスアンプ６０３の両側にビット線６
００が設けられ、このビット線６００とワード線６０１
の交点の全てにメモリセル６０２が形成されている。ワ
ード線６０１の１つが立ち上がり、片側のビット線６０
０のメモリセル６０２が選択され、そのビット線６００
の電位変化が生じ、センスアンプ６０３の一方の入力と
なる。また、このセンスアンプ６０３の他方の入力には
前記センスアンプ６０３に対して対称に設けられている
もう片側の非選択ビット線６００が接続されている。従
って、高密度なメモリ構成を実現出来るが、反面センス
アンプ６０３のピッチが狭くなり対雑音性や安定性に問
題が生じる。On the other hand, in the open bit line system, as shown in FIG. 6, a sense amplifier 603 is provided for each bit line 600. Further, bit lines 6 are provided on both sides of this sense amplifier 603.
00 is provided, and this bit line 600 and word line 601
Memory cells 602 are formed at all intersections. One of the word lines 601 rises, and the bit line 60 on one side
0 memory cell 602 is selected and its bit line 600
A potential change occurs, which becomes one input of the sense amplifier 603. Further, the other input of the sense amplifier 603 is connected to the unselected bit line 600 on the other side, which is provided symmetrically to the sense amplifier 603. Therefore, a high-density memory configuration can be realized, but on the other hand, the pitch of the sense amplifier 603 becomes narrower, causing problems in noise resistance and stability.
発明が解決しようとする問題点
以上述べたように、従来の折り返し型ビット線方式ある
いは開放型ビット線方式では共に、高集積化と対雑音性
の良い安定で高速なセンスアンプ動作とゆう相反する問
題点がある。即ち、メモリセルアレイ部分の高集積化に
伴うビット線ピッチの縮小と、センスアンプのピッチの
相対的に拡大とが今後のメモリの高集積化には極めて重
要な問題となっている。Problems to be Solved by the Invention As mentioned above, both the conventional folded bit line system and the open bit line system are in conflict with high integration and stable, high-speed sense amplifier operation with good noise resistance. There is a problem. That is, the reduction of the bit line pitch accompanying the high integration of the memory cell array portion and the relative expansion of the sense amplifier pitch are extremely important issues for future high integration of memories.
本発明はかかる問題点に鑑み、高密度のメモリアレイと
安定で対雑音性のよいセンスアンプを有する半導体記憶
装置を提供することを目的としている。In view of these problems, it is an object of the present invention to provide a semiconductor memory device having a high-density memory array and a sense amplifier that is stable and has good noise resistance.
問題点を解決するための手段
本発明は、一端と他端の各々に切り離しトランジスタを
設けたビット線と、このビット線をほぼ平行に複数設け
、この複数のビット線にほぼ直行して設けられた複数の
ワード線と、この複数のワード線と前記複数のビット線
の交点に位置するメモリセルと、前記複数のビット線の
各々隣接した奇数番目のビット線と偶数番目のビット線
の１組のビット線の各々一端に設けられた２つの前記切
り離しトランジスタに結合された１つのセンスアンプと
、前記１組のビット線の他端に設けられた２つの前記切
り離しトランジスタに結合された１つのセンスアンプと
を有することを特徴とする半導体記憶装置である。Means for Solving the Problems The present invention provides a bit line in which a disconnection transistor is provided at each of one end and the other end, a plurality of bit lines are provided substantially parallel to each other, and a plurality of bit lines are provided substantially perpendicularly to the plurality of bit lines. a plurality of word lines, a memory cell located at an intersection of the plurality of word lines and the plurality of bit lines, and a set of an odd-numbered bit line and an even-numbered bit line adjacent to each of the plurality of bit lines. one sense amplifier coupled to the two isolation transistors provided at one end of each of the bit lines; and one sense amplifier coupled to the two isolation transistors provided at the other end of the set of bit lines. A semiconductor memory device characterized by having an amplifier.
作用
１つのワード線が立ち上げられと、各々隣接した奇数番
目と偶数番目の２本のビット線の交点に高密度に配置さ
れた２つのメモリセルがアクセスされる。Operation When one word line is raised, two memory cells densely arranged at the intersections of two adjacent odd-numbered and even-numbered bit lines are accessed.
このアクセスされたメモリセルの信号電荷による電位変
動は各々前記切り離しトランジスタにより各々奇数番目
のビット線の一端および偶数番目のビット線の他端に設
けられたセンスアンプの一方の入力に導かれる。Potential fluctuations due to the signal charges of the accessed memory cells are guided by the isolation transistors to one input of a sense amplifier provided at one end of the odd-numbered bit line and the other end of the even-numbered bit line, respectively.
また、一方この時これらのセンスアンプのもう一方の入
力は、リファレンス電位が初期設定されている。これは
、初期設定の後に切り離しトランジスタにより奇数番目
のビット線ど他端のセンスアンプ入力、偶数番目のビッ
ト線と一端のセンスアンプ入力が切り離されているため
である。Further, at this time, the other input of these sense amplifiers is initially set to a reference potential. This is because, after initial setting, the sense amplifier input at the other end of the odd-numbered bit line and the sense amplifier input at one end are separated from the even-numbered bit line by the isolation transistor.
このため、センスアンプを２ビツト毎に設け、センスア
ンプのピッチを確保しながらなおかつ高密度のメモリセ
ルの配置が行える。Therefore, a sense amplifier is provided for every two bits, and memory cells can be arranged in high density while ensuring the pitch of the sense amplifiers.
実施例
第１図に本発明の第１の実施例に於ける半導体記憶装置
のメモリセルアレイ図を示す。以下主に、メモリセルア
レイの構成とその駆動方法に関して説明する。Embodiment FIG. 1 shows a memory cell array diagram of a semiconductor memory device in a first embodiment of the present invention. The configuration of the memory cell array and its driving method will be mainly described below.
第１図に於て、隣接する奇数番目のビット線１と偶数番
目のビット線２とを２本１組 として、これら２本のビ
ット線を複数個はぼ平行に配置されている。更に、これ
ら複数のビット線１〜６とほぼ直行するようにワード線
１１〜１６が構成されている。また、これらビット線１
〜６とワード線１１〜１６の交点にメモリセルが配置さ
れている。In FIG. 1, adjacent odd-numbered bit lines 1 and even-numbered bit lines 2 form a set of two, and a plurality of these two bit lines are arranged substantially in parallel. Furthermore, word lines 11 to 16 are arranged to run almost orthogonally to these plurality of bit lines 1 to 6. In addition, these bit lines 1
Memory cells are arranged at the intersections of word lines 11-16 and word lines 11-16.
また、本願発明の最も重要な構成要素である切り離しト
ランジスタ３１〜４２はこれらビット線１〜６０両端に
構成され、各々センスアンプ１０１〜１０６への入力と
ビット線１〜６の結合状態を制御している。Further, isolation transistors 31 to 42, which are the most important components of the present invention, are configured at both ends of these bit lines 1 to 60, and control the coupling state of the inputs to sense amplifiers 101 to 106 and bit lines 1 to 6, respectively. ing.
基本的な駆動は上記奇数番目のビット線１と偶数番目の
ビット線２をペアとて、各々のペアに関して行われるた
め、以下では１組の奇数番目のビット線１と偶数番目の
ビット線２を例として具体的にその駆動方法、即ちメモ
リセルの読みだしおよび再書き込みに関して説明する。Basic driving is performed for each pair of odd-numbered bit line 1 and even-numbered bit line 2, so below, one pair of odd-numbered bit line 1 and even-numbered bit line 2 will be described. As an example, the driving method, that is, reading and rewriting of the memory cell will be specifically explained.
まず、メモリセルの記憶情報を読み出す時は、（１）切
り離しトランジスタ３１〜３４を導通させる。これによ
り奇数番目のビット線１と偶数番目のビット線２が初期
電位にプリチャージされる。First, when reading information stored in a memory cell, (1) the isolation transistors 31 to 34 are made conductive. As a result, the odd-numbered bit lines 1 and the even-numbered bit lines 2 are precharged to the initial potential.
（２）奇数番目のビット線１の他端に接続された前記切
り離しトランジスタ３１を非導通とし、同時に偶数番目
のビット線２の一端に接続された前記切り離しトランジ
スタ３４を非導通にする。(2) The disconnection transistor 31 connected to the other end of the odd-numbered bit line 1 is made non-conductive, and at the same time the disconnection transistor 34 connected to one end of the even-numbered bit line 2 is made non-conductive.
（３）ワード線１２を立ち上げることにより前記奇数番
目のビット線１に接続されたメモリセル２１の信号電荷
を一端のセンスアンプ１０４に読み込み、同時に偶数番
目のビット線２に接続されたメモリセル２２の信号電荷
を他端のセンスアンプ１０１に読み込みむ。(3) By activating the word line 12, the signal charge of the memory cell 21 connected to the odd-numbered bit line 1 is read into the sense amplifier 104 at one end, and at the same time the signal charge of the memory cell 21 connected to the even-numbered bit line 2 is read. 22 signal charges are read into the sense amplifier 101 at the other end.
つまり、切り離しトランジスタ３１〜３４の作用により
メモリセル２１の信号電荷によりる電位変動は一端のセ
ンスアンプ１０４の一方の入力に、メモリセル２２の信
号電荷によりる電位変動は他端のセンスアンプ１０１の
一方の入力にのみ読み込まれる。また、これらセンスア
ンプ１０１．１０４の他端の入力は各々初期電位に設定
されリファレンス電位となる。That is, due to the action of the isolation transistors 31 to 34, potential fluctuations due to signal charges in the memory cell 21 are input to one input of the sense amplifier 104 at one end, and potential fluctuations due to signal charges in the memory cell 22 are input to the sense amplifier 101 at the other end. Only read into one input. Furthermore, the inputs at the other ends of these sense amplifiers 101 and 104 are each set to an initial potential and serve as a reference potential.
更に、ここでダミーワード線１１を設け、ワード線１２
を立ち上げると同時にこれを立ち下げノイズの抑制を図
り、センシング特性を改善することも可能となる。とゆ
うのも、ワード線１２の立ち上げに伴って、このワード
線１２とビット線１．２の容量カップリングによる電位
変動があり、これをキャンセルするためである。Furthermore, a dummy word line 11 is provided here, and a word line 12 is provided.
It is also possible to turn it down at the same time as it starts up, suppressing noise and improving sensing characteristics. This is because, as the word line 12 rises, potential fluctuations occur due to capacitive coupling between the word line 12 and the bit lines 1.2, and this is to be canceled.
次ぎに、センスアンプ１０１，１０４の一方の入力の電
位が他方の入力の電位に比べて、信号センシング可能電
位に変化した時期をみはからって以下駆動を行う。Next, the following driving is performed by determining the time when the potential of one input of the sense amplifiers 101 and 104 changes to a potential that allows signal sensing compared to the potential of the other input.
（４）切り離しトランジスタ３２．３３を非導通状態に
し、ビット線１，２とセンスアンプ１０１，１０４を切
り離す。(4) The disconnection transistors 32 and 33 are rendered non-conductive to disconnect the bit lines 1 and 2 from the sense amplifiers 101 and 104.
（５）同時にセンスアンプ１０１，１０４を動作させメ
モリセル２１，２２の信号電荷による電位変動を増幅し
信号を読み出し、更にこれを第２図に示す副ビット線２
０１を介して中間アンプ２０２に導き出力する。(5) At the same time, sense amplifiers 101 and 104 are operated to amplify potential fluctuations due to signal charges in memory cells 21 and 22, read out the signal, and further read out the signal from the sub-bit line 2 shown in FIG.
01 to the intermediate amplifier 202.
ここでもまた、切り離しトランジスタ３１〜３４は重要
な役目をしている。即ち、ビット線１゜２を切り離すこ
とによりこのセンスアンプ１０１．１０４に接続された
負荷を減少させ、センシング動作を高速にしている。ま
た、更にセンシング時におけるセンスアンプの一方の入
力ともう一方の入力に接続されている負荷のアンバラン
スをな（シ、より信頼性の高いセンスアンプ動作を可能
としている。尚、このアンバランスの改善あるいはセン
シングマージンの設定のために、このリファレンスとな
るもう一方の入力にダミー負荷を設けることも可能であ
る。Here again, the decoupling transistors 31-34 play an important role. That is, by disconnecting the bit lines 1.degree.2, the load connected to the sense amplifiers 101 and 104 is reduced, and the sensing operation is made faster. In addition, it also prevents the unbalance of the load connected to one input and the other input of the sense amplifier during sensing, which enables more reliable sense amplifier operation. For improvement or setting of sensing margin, it is also possible to provide a dummy load to the other input that serves as the reference.
次ぎに、読み出された信号は以下のように再書き込みさ
れる。The read signals are then rewritten as follows.
（６）奇数番目のビット線１の一端に設けられた切り離
しトランジスタ３２と偶数番目のビット線２の他端に設
けられた切り離しトランジスタ３３を導通にし、各々の
センスアンプ１０１，１０４から各々のメモリセル２１
，２２への再書き込みを行う。(6) The isolation transistor 32 provided at one end of the odd-numbered bit line 1 and the isolation transistor 33 provided at the other end of the even-numbered bit line 2 are made conductive, and each sense amplifier 101, 104 is connected to each memory. cell 21
, 22 is rewritten.
以上の駆動における奇数番目のビット線１の各要素のノ
ードの電位の変動状態を第３図に示す。FIG. 3 shows the fluctuation state of the potential of each element node of the odd-numbered bit line 1 in the above driving.
尚、この図中の番号は第１図における各ノード番号に同
じである。Note that the numbers in this figure are the same as the node numbers in FIG.
初期値設定の時は、各々のビット線１はほぼｌ／２Ｖ［
ｌｎ （ＶＩｌ［１、電源電位）までプリチャージされ
る。ワード線１２が立ち上ることによりメモリセル２１
の信号状態によりビット線１の電位が変動しているがわ
かる。メモリセル２１の電流駆動能力は低いためビット
線１の電位変動は僅かである。しかし、センスアンプ１
０４の入力ノード５２は、切り離しトランジスタ３２が
非導通となり、ビット線１が切り離されて、センシング
動作（センス期）に入ると急激に電位変化を起こしてい
るのがわかる。When setting the initial value, each bit line 1 has approximately 1/2V[
It is precharged to ln (VIl[1, power supply potential). When the word line 12 rises, the memory cell 21
It can be seen that the potential of the bit line 1 fluctuates depending on the signal state. Since the current driving ability of the memory cell 21 is low, the potential fluctuation of the bit line 1 is slight. However, sense amplifier 1
It can be seen that the input node 52 of No. 04 undergoes a rapid potential change when the disconnection transistor 32 becomes non-conductive, the bit line 1 is disconnected, and the sensing operation (sensing period) begins.
また、再書き込みのときにはじめて、ビット線１がフル
振幅ちか（めで電位変化を起こしていることもよ（わか
る。It is also clear that the potential of bit line 1 changes at almost full amplitude for the first time during rewriting.
この実施例では、隣接した奇数番目のビット線ｌと偶数
番目のビット線２をペアとし、これらビット線１，２の
両端に切り離しトランジスタ３１〜３４を、さらにこれ
らの切り離しトランジスタ３１〜３３を介して各々両側
にセンスアンプ１０１．１０４を設けている。In this embodiment, an adjacent odd-numbered bit line 1 and an even-numbered bit line 2 are paired, and isolation transistors 31 to 34 are provided at both ends of these bit lines 1 and 2, and the isolation transistors 31 to 33 are connected to each other via these isolation transistors 31 to 33. Sense amplifiers 101 and 104 are provided on each side.
即ち、初期値設定時、ワード線１２の立ち上げによるメ
モリセル２１．２２のアクセス時、センスアンプ１０１
，１０４のセンシング時および読み出し信号決定後の再
書き込み時に各々最適な接続状態を選択することが出来
る。That is, when setting the initial value, when accessing the memory cells 21 and 22 by raising the word line 12, the sense amplifier 101
, 104 and when rewriting after determining the read signal, the optimum connection state can be selected respectively.
このため、高密度のメモリセル２１，２２を持ちながら
且つ２ビツト毎のピッチでセンスアンプ１０１．１０４
を配置し、更にセンスアンプ１０１．１０４のリファレ
ンス電位をもう一方のビット線１，２から取り、センシ
ングの安定化高精度化とを図ることが可能となる。Therefore, while having high-density memory cells 21 and 22, the sense amplifiers 101 and 104 are arranged at a pitch of every 2 bits.
Further, by arranging the sense amplifiers 101 and 104 and taking the reference potential of the sense amplifiers 101 and 104 from the other bit lines 1 and 2, it becomes possible to stabilize and increase the precision of sensing.
また、各々のセンスアンプ１０１，１０４の出力を副ビ
ット線２０１を介して−Ｈ中間アンプ２０２に導き増幅
しているために、センスアンプ１ｏｉ、１０４の電流駆
動能力をさほど大きくする必要がない。このため、セン
スアンプ１０１，１０．４をより小さくすることができ
メモリアレイ部分の面積を小さくすることが出来る。Furthermore, since the outputs of the respective sense amplifiers 101 and 104 are guided to the -H intermediate amplifier 202 via the sub-bit line 201 and amplified, it is not necessary to increase the current driving capability of the sense amplifiers 1oi and 104 so much. Therefore, the sense amplifiers 101 and 10.4 can be made smaller, and the area of the memory array portion can be reduced.
本発明の他の実施例を第４図に示す。メモリセルアレイ
の構成および各々のセンスアンプの出力をまとめて中間
アンプで受けている点は前述の実施例と同様であるが、
より高集積化のためにメモリセルアレイｉとメモリセル
アレイｉｌｌでセンスアンプを共通にしている点が異な
る。Another embodiment of the invention is shown in FIG. The structure of the memory cell array and the point that the outputs of each sense amplifier are collectively received by an intermediate amplifier are the same as in the previous embodiment, but
The difference is that the memory cell array i and the memory cell array ill use a common sense amplifier for higher integration.
このため、前述の実施例よりも更に高集積化が可能とな
る。Therefore, higher integration is possible than in the embodiments described above.
発明の効果
以上１本発明の半導体記憶装置によればビット線の両端
に設けられた切り離しトランジスタによリ、任意にビッ
ト線とセンスアンプの接続を制御し、各動作タイミング
で最適化を図ることが出来る。Effects of the Invention (1) According to the semiconductor memory device of the present invention, the connection between the bit line and the sense amplifier can be arbitrarily controlled by the isolation transistors provided at both ends of the bit line, and optimization can be achieved at each operation timing. I can do it.
このため、高密度のメモリセル、即ち各ビット線とワー
ド線の交点のほぼ全てにメモリセルを持ちながら２ビツ
ト毎のピッチでセンスアンプを配置し、且つ高速で安定
なセンスアンプ動作を可能にすることが出来る。For this reason, it has high-density memory cells, that is, memory cells at almost every intersection of each bit line and word line, and sense amplifiers are arranged at a pitch of every 2 bits, making it possible to operate the sense amplifiers at high speed and stably. You can.
また、これらの選択を全て切り離しトランジスタの制御
のみで行うことが出来、メモリセル内の制御系を小さく
することができ、より高集積化が可能である。In addition, all of these selections can be made by controlling only the isolation transistors, making it possible to reduce the size of the control system within the memory cell, allowing for higher integration.
よって、本発明の半導体記憶装置は、高密度でより安定
で高速なセンスアンプを有する半導体記憶装置を提供し
うるちので産業上の利点は非常に大きいものである。Therefore, the semiconductor memory device of the present invention provides a semiconductor memory device having higher density, more stable, and faster sense amplifiers, and therefore has great industrial advantages.
第１図は本発明の一実施例のおける半導体記憶装置のメ
モリセルアレイ図、第２図は同装置の構成図、第３図は
同装置の動作波形図、第４図は本発明の他の実施例にお
ける半導体記憶装置の構成図、第５図は従来の半導体記
憶装置における折り返しビット線方式のメモリセルアレ
イ図、第６図は従来の半導体記憶装置における開放ビッ
ト線方式のメモリセルアレイ図である。
１〜６・・・ビット線、１１〜１６・・・ワード線、２
１〜２６・・・メモリセル、３１〜４２・・・切り離し
トランジスタ、１０１〜１０６・・・センスアンプ、２
０１・・・副ビット線。
代理人の氏名 弁理士 中尾敏男 ほか１名１−６ −
と 、 ト 線
ＩＴ−１６−フード線
２１〜２６−メモリ１’Ｊｌ／
３１−々−坊り寵しトランジスタ
１０１−１０６− ｔ’ ンＸ ７ ン７”第１図
ワー ド線
Ｃ′ 肴
憾 乙FIG. 1 is a memory cell array diagram of a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a configuration diagram of the same device, FIG. 3 is an operating waveform diagram of the same device, and FIG. 4 is a diagram of another embodiment of the present invention. FIG. 5 is a diagram of a memory cell array of a folded bit line type in a conventional semiconductor memory device; FIG. 6 is a diagram of a memory cell array of an open bit line type in a conventional semiconductor memory device. 1 to 6...Bit line, 11 to 16...Word line, 2
1-26...Memory cell, 31-42...Separation transistor, 101-106...Sense amplifier, 2
01...Subbit line. Name of agent: Patent attorney Toshio Nakao and 1 other person 1-6 -
And, IT-16-Hood wires 21-26-Memory 1'Jl/31-Th-Board transistors 101-106-t' Otsu
Claims (3)
たビット線と、このビット線をほぼ平行に複数設け、こ
の複数のビット線にほぼ直行して設けられた複数のワー
ド線と、この複数のワード線と前記複数のビット線の交
点に位置するメモリセルと、前記複数のビット線の各々
隣接した奇数番目のビット線と偶数番目のビット線の１
組のビット線の各々一端に設けられた２つの前記切り離
しトランジスタに結合された１つのセンスアンプと、前
記１組のビット線の他端に設けられた２つの前記切り離
しトランジスタに結合された１つのセンスアンプとを有
することを特徴とする半導体記憶装置。(1) A bit line provided with a disconnection transistor at each end and the other end, a plurality of bit lines provided almost parallel to each other, a plurality of word lines provided almost orthogonally to the plurality of bit lines, and a plurality of word lines provided almost orthogonally to the plurality of bit lines; a memory cell located at the intersection of the word line and the plurality of bit lines, and one of the odd-numbered bit line and even-numbered bit line adjacent to each of the plurality of bit lines.
one sense amplifier coupled to the two isolation transistors provided at one end of each of the set of bit lines; and one sense amplifier coupled to the two isolation transistors provided at the other end of the set of bit lines. A semiconductor memory device comprising a sense amplifier.
た奇数番目のビット線と偶数番目のビット線の１組のビ
ット線の各々両端に設けられた切り離しトランジスタを
導通させ、次に前記奇数番目のビット線の他端に接続さ
れた前記切り離しトランジスタを非導通とし、同時に前
記偶数番目のビット線の一端に接続された前記切り離し
トランジスタを非導通にし、次にワード線を立ち上げる
ことにより前記奇数番目のビット線に接続されたメモリ
セルの信号電荷を一端のセンスアンプに読み込み、同時
に前記偶数番目のビット線に接続されたメモリセルの信
号電荷を他端のセンスアンプに読み込み、次に前記奇数
番目のビット線の一端に接続された前記切り離しトラン
ジスタを非導通とし、同時に前記偶数番目のビット線の
他端に接続された前記切り離しトランジスタを非導通に
し、両端にも設けられた前記センスアンプを動作させ前
記メモリセルの信号電荷を各々このセンスアンプで増幅
し信号を読みだした後に、更に前記奇数番目のビット線
の一端に設けられた前記切り離しトランジスタを導通、
前記偶数番目のビット線の他端に設けられた前記切り離
しトランジスタを導通にし、各々前記センスアンプから
前記メモリセルへの再書き込みを行うことを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。(2) When reading information stored in a memory cell, first conduct the isolation transistors provided at both ends of a pair of adjacent odd-numbered bit lines and even-numbered bit lines, and then By making the isolation transistor connected to the other end of the bit line non-conductive, at the same time making the isolation transistor connected to one end of the even-numbered bit line non-conductive, and then turning on the word line, The signal charge of the memory cell connected to the odd-numbered bit line is read into the sense amplifier at one end, and at the same time, the signal charge of the memory cell connected to the even-numbered bit line is read into the sense amplifier at the other end. The disconnection transistor connected to one end of the odd-numbered bit line is made non-conductive, and at the same time, the disconnection transistor connected to the other end of the even-numbered bit line is made non-conductive, and the sense amplifier provided also at both ends of the disconnection transistor is made non-conductive. after operating the signal charges of the memory cells and amplifying the signal charges in each of the memory cells and reading out the signals, further turning on the isolation transistor provided at one end of the odd-numbered bit line;
2. The semiconductor memory according to claim 1, wherein the isolation transistors provided at the other ends of the even-numbered bit lines are made conductive to perform rewriting from the sense amplifiers to the memory cells. Device.
を前記ビット線とほぼ平行に配置された副ビット線に読
み出すことを特徴とする特許請求の範囲第２項記載の半
導体記憶装置。(3) The semiconductor memory device according to claim 2, wherein the output of sense amplifiers provided at both ends of the bit line is read out to a sub-bit line arranged substantially parallel to the bit line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038425A JPS63205897A (en) | 1987-02-20 | 1987-02-20 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038425A JPS63205897A (en) | 1987-02-20 | 1987-02-20 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63205897A true JPS63205897A (en) | 1988-08-25 |
Family
ID=12524952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62038425A Pending JPS63205897A (en) | 1987-02-20 | 1987-02-20 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205897A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177193A (en) * | 1988-12-20 | 1990-07-10 | Samsung Electron Co Ltd | Semiconductor memory |
| JPH03212890A (en) * | 1989-12-30 | 1991-09-18 | Samsung Electron Co Ltd | Semiconductor memory array |
| US5243558A (en) * | 1991-02-27 | 1993-09-07 | Nec Corporation | Dynamic random access memory device with bit lines partially shared between sense amplifier circuits |
| US8477520B2 (en) | 2009-12-02 | 2013-07-02 | Elpida Memory, Inc. | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690491A (en) * | 1979-12-21 | 1981-07-22 | Hitachi Ltd | Memory |
| JPS5958689A (en) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | Semiconductor storage device |
| JPS61217994A (en) * | 1985-03-25 | 1986-09-27 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
-
1987
- 1987-02-20 JP JP62038425A patent/JPS63205897A/en active Pending
Patent Citations (3)
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