JPH03209760A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03209760A JPH03209760A JP565590A JP565590A JPH03209760A JP H03209760 A JPH03209760 A JP H03209760A JP 565590 A JP565590 A JP 565590A JP 565590 A JP565590 A JP 565590A JP H03209760 A JPH03209760 A JP H03209760A
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- Japan
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- region
- transistor
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- semiconductor substrate
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000012535 impurity Substances 0.000 abstract description 8
- 238000002955 isolation Methods 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 abstract 3
- 239000011229 interlayer Substances 0.000 abstract 1
- 230000005684 electric field Effects 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特にＭＯ３型トランジス
タとバイポーラトランジスタとを組み合わせた半導体装
置に関するものである。
タとバイポーラトランジスタとを組み合わせた半導体装
置に関するものである。
従来のＭＩＳトランジスタとして第４図に示すものがあ
る。
る。
図において、ｌはＰ型半導体基板、４は該基板上にゲー
ト絶縁膜６を介して形成したゲート電極、３．５はそれ
ぞれ上記ゲート電極４０両側の基板表面に形成され、高
濃度のＮ型半導体層からなるソース、ドレイン領域であ
る。
ト絶縁膜６を介して形成したゲート電極、３．５はそれ
ぞれ上記ゲート電極４０両側の基板表面に形成され、高
濃度のＮ型半導体層からなるソース、ドレイン領域であ
る。
このような構造のＭＩＳ）ランジスタでは、ゲート電極
４に電圧を印加して反転層をゲート電極下の基板領域に
形成し、且つＮ型ソース領域３とＰ型基板ｌの電位障壁
を下げることにより電子がソース領域３からドレイン領
域５に流れる。
４に電圧を印加して反転層をゲート電極下の基板領域に
形成し、且つＮ型ソース領域３とＰ型基板ｌの電位障壁
を下げることにより電子がソース領域３からドレイン領
域５に流れる。
例えばサブミクロンサイズのＭＯＳトランジスタでは流
れる電流１ｄは次式の様に表わされる。
れる電流１ｄは次式の様に表わされる。
Ｉｄ ＝ｋＶｓａｔ −Ｃｏｘ （ＶＧ −Ｖｔｈ）
Ｗここで、ｋは定数、Ｖｓａｔはキャリアの飽和速度、
Ｃｏｘはゲート容量、ｖＧは印加ゲート電圧、ｖｔｈは
しきい値、Ｗはチャネル幅である。すなわちゲート長が
０．５μｍ以下になると内部電界が強くなりキャリアの
走行速度は第５図のように飽和し、上記関係式で表わさ
れるように、チャネル長を短くしてもドレイン電流の増
加は小さい。
Ｗここで、ｋは定数、Ｖｓａｔはキャリアの飽和速度、
Ｃｏｘはゲート容量、ｖＧは印加ゲート電圧、ｖｔｈは
しきい値、Ｗはチャネル幅である。すなわちゲート長が
０．５μｍ以下になると内部電界が強くなりキャリアの
走行速度は第５図のように飽和し、上記関係式で表わさ
れるように、チャネル長を短くしてもドレイン電流の増
加は小さい。
このように従来のＭＯＳ）ランジスタは、サブミクロン
サイズではキャリアの走行速度が飽和してしまい、この
ため短チヤネル化しても電流駆動能力が伸びないという
欠点があワた。
サイズではキャリアの走行速度が飽和してしまい、この
ため短チヤネル化しても電流駆動能力が伸びないという
欠点があワた。
この発明は上記のような問題点を解消するためになされ
たもので、ＭＩＳ）ランジスタの電流駆動能力を増大す
ることのできる半導体装置を得ることを目的とする。
たもので、ＭＩＳ）ランジスタの電流駆動能力を増大す
ることのできる半導体装置を得ることを目的とする。
この発明に係る半導体装置は、ＭＩＳ型トランジスタを
有するＰ型半導体基板内部に、該ＭＩＳ型トランジスタ
のＮ“型ドレイン領域に接続されたＮ゛型埋込み半導体
層を設けたものである。
有するＰ型半導体基板内部に、該ＭＩＳ型トランジスタ
のＮ“型ドレイン領域に接続されたＮ゛型埋込み半導体
層を設けたものである。
〔作用〕
この発明においては、ＭＩＳ型トランジスタを有するＰ
型半導体基板内部に、該ＭＩＳ型トランジスタのＮ゛型
ドレイン領域に接続されたＮ゛型埋込み半導体層を設け
たから、ＭＩＳ型トランジスタのゲート電極下のドレイ
ン領域端部で発生した正電荷（ホール）が基板中を流れ
て、Ｍｉｓ）ランジスタのＮ型ソース領域とＰ型基板と
の間の接合が順方向にバイアスされ、Ｍｉｓ）ランジス
タのソース領域、半導体基板及び埋込み半導体層をそれ
ぞれエミッタ、ベース及びコレクタとするバイポーラト
ランジスタが形成されることとなる。
型半導体基板内部に、該ＭＩＳ型トランジスタのＮ゛型
ドレイン領域に接続されたＮ゛型埋込み半導体層を設け
たから、ＭＩＳ型トランジスタのゲート電極下のドレイ
ン領域端部で発生した正電荷（ホール）が基板中を流れ
て、Ｍｉｓ）ランジスタのＮ型ソース領域とＰ型基板と
の間の接合が順方向にバイアスされ、Ｍｉｓ）ランジス
タのソース領域、半導体基板及び埋込み半導体層をそれ
ぞれエミッタ、ベース及びコレクタとするバイポーラト
ランジスタが形成されることとなる。
このためＭＩＳ）ランジスタを流れる電流に上記パイボ
ーラトランジ゛スタを流れる電流が加わることとなり、
電流の駆動能力を増大することができる。
ーラトランジ゛スタを流れる電流が加わることとなり、
電流の駆動能力を増大することができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の構造を示
す断面図であり、図において、１はＰ型半導体基板、２
は該半導体基板内部に形成されたたＮ＋型の埋込みコレ
クタ層、４は上記半導体基板１上にゲート絶縁膜６を介
して形成されたゲート電極、３．５はそれぞれ上記ゲー
ト電極両側の基板表面領域に形成されたＮ゛型半導体層
で、それぞれＭＩＳトランジスタのソース、ドレイン領
域３．５を構成しており、またここでは該Ｎ１型ソース
領域３はバイポーラトランジスタのエミッタにもなって
いる。
す断面図であり、図において、１はＰ型半導体基板、２
は該半導体基板内部に形成されたたＮ＋型の埋込みコレ
クタ層、４は上記半導体基板１上にゲート絶縁膜６を介
して形成されたゲート電極、３．５はそれぞれ上記ゲー
ト電極両側の基板表面領域に形成されたＮ゛型半導体層
で、それぞれＭＩＳトランジスタのソース、ドレイン領
域３．５を構成しており、またここでは該Ｎ１型ソース
領域３はバイポーラトランジスタのエミッタにもなって
いる。
次に動作について説明する。
第２図に示すようにソース領域３．ドレイン領域５及び
ゲート電極４に電圧を印加すると、電子がソース領域３
からドレイン領域５に流れ、ドレイン領域端部の空乏層
で電子が電界により加速され衝突電離が生じ、正電荷の
ホールが生じる。このホールがＮ“型ソース領域３とＮ
１型埋込みコレクタ層２の間に蓄積し、Ｎ９型ソース領
域３とＰ型半導体基板１との間のＰ／Ｎ接合の電位障壁
を下げ、ソース領域３から基板１へ電子が注入される。
ゲート電極４に電圧を印加すると、電子がソース領域３
からドレイン領域５に流れ、ドレイン領域端部の空乏層
で電子が電界により加速され衝突電離が生じ、正電荷の
ホールが生じる。このホールがＮ“型ソース領域３とＮ
１型埋込みコレクタ層２の間に蓄積し、Ｎ９型ソース領
域３とＰ型半導体基板１との間のＰ／Ｎ接合の電位障壁
を下げ、ソース領域３から基板１へ電子が注入される。
この電子が正電位に保たれているｎ９の埋込みコレクタ
層２に収集される。
層２に収集される。
これにより上記Ｎ゛型半導体層３の配置領域では、ＭＩ
Ｓ型トランジスタのソース領域３をエミッタ、上記基板
１をベース、埋込みコレクタ層２をコレクタとするバイ
ポーラトランジスタが形成されることとなる。このため
ＭＩＳ）ランジスタが動作している状態では、半導体基
板表面を流れる電流と、上記バイポーラトランジスタを
流れる電流とを合わせた電流が流れ、電流駆動能力が増
加することとなる。
Ｓ型トランジスタのソース領域３をエミッタ、上記基板
１をベース、埋込みコレクタ層２をコレクタとするバイ
ポーラトランジスタが形成されることとなる。このため
ＭＩＳ）ランジスタが動作している状態では、半導体基
板表面を流れる電流と、上記バイポーラトランジスタを
流れる電流とを合わせた電流が流れ、電流駆動能力が増
加することとなる。
次に、本発明の半導体装置の製造方法を第３図を用いて
説明する。
説明する。
第３図（ａ）に示すようにＰ型半導体基板１上に選択的
に高濃度のＮ゛型不純物領域２とＰ゛型不純物額域８を
形成する。続いて第３図（ハ）に示すように上記Ｐ型半
導体基板１上にＰ型のエビタキシャ・ル層９を成長する
。その後第３図（Ｃ）に示すように、選択的にＰ型不純
物をイオン注入してＰ型の半導体領域１０を形成し、そ
の上に素子分離用の酸化膜１１を形成する。
に高濃度のＮ゛型不純物領域２とＰ゛型不純物額域８を
形成する。続いて第３図（ハ）に示すように上記Ｐ型半
導体基板１上にＰ型のエビタキシャ・ル層９を成長する
。その後第３図（Ｃ）に示すように、選択的にＰ型不純
物をイオン注入してＰ型の半導体領域１０を形成し、そ
の上に素子分離用の酸化膜１１を形成する。
次に第３図（ロ）゛に示すように、ゲート酸化膜６及び
ゲート電極４を形成し、さらに第３図（ｅ）に示すよう
にイオン注入によりＮ０型のソース領域３とドレイン領
域５を形成する。そして第３図（ｆ）に示すようにレジ
ストマスク１５を用いて選択的にＮ型の不純物を注入し
、ドレイン領域５と埋込みコレクタ層２とを継ぐ高濃度
のＮ型領域１２を形成し、最後に第３図（８）に示すよ
うに眉間絶縁膜１３とメタル配線１４を形成する。
ゲート電極４を形成し、さらに第３図（ｅ）に示すよう
にイオン注入によりＮ０型のソース領域３とドレイン領
域５を形成する。そして第３図（ｆ）に示すようにレジ
ストマスク１５を用いて選択的にＮ型の不純物を注入し
、ドレイン領域５と埋込みコレクタ層２とを継ぐ高濃度
のＮ型領域１２を形成し、最後に第３図（８）に示すよ
うに眉間絶縁膜１３とメタル配線１４を形成する。
このように本実施例では、ＭＩＳ型トランジスタを有す
るＰ型半導体基板内部に、該ＭＩＳ型トランジスタのＮ
゛型トドレイン領域５接続されたＮ゛゛埋込み半導体層
２を設けたので、ドレイン領域端部にてインパクトイオ
ン化により発生した電荷がソース領域３と基板領域間の
電位障壁の差を下げることによりバイポーラトランジス
タが落成される。この結果ＭＩＳ）ランジスタの素子構
成にバイポーラトランジスタの構成が組み合わさること
となり、電流駆動能力を増加することができ、ひいては
回路動作の高速化を図ることができる。
るＰ型半導体基板内部に、該ＭＩＳ型トランジスタのＮ
゛型トドレイン領域５接続されたＮ゛゛埋込み半導体層
２を設けたので、ドレイン領域端部にてインパクトイオ
ン化により発生した電荷がソース領域３と基板領域間の
電位障壁の差を下げることによりバイポーラトランジス
タが落成される。この結果ＭＩＳ）ランジスタの素子構
成にバイポーラトランジスタの構成が組み合わさること
となり、電流駆動能力を増加することができ、ひいては
回路動作の高速化を図ることができる。
以上のように、この発明に係る半導体装置によれば、Ｍ
ＩＳ型トランジスタを有するＰ型半導体基板内部に、該
トランジスタのＮ１型ドレイン領域に接続されたＮ゛゛
埋込み半導体層を設けたので、ＭＩＳトランジスタのソ
ース領域、半導体基板及び埋込み半導体層をそれぞれエ
ミッタ、ベース及びコレクタとするバイポーラトランジ
スタが形成され、ＭＩＳトランジスタの駆動電流に上記
バイポーラトランジスタの駆動電流が加わることとなり
、これにより電流の駆動能力を増大することができ、ひ
いては回路の高速動作を達成することができる効果があ
る。
ＩＳ型トランジスタを有するＰ型半導体基板内部に、該
トランジスタのＮ１型ドレイン領域に接続されたＮ゛゛
埋込み半導体層を設けたので、ＭＩＳトランジスタのソ
ース領域、半導体基板及び埋込み半導体層をそれぞれエ
ミッタ、ベース及びコレクタとするバイポーラトランジ
スタが形成され、ＭＩＳトランジスタの駆動電流に上記
バイポーラトランジスタの駆動電流が加わることとなり
、これにより電流の駆動能力を増大することができ、ひ
いては回路の高速動作を達成することができる効果があ
る。
第１図はこの発明の一実施例による半導体装置の断面側
面図、第２図は上記半導体装置の動作原理を説明するた
めの断面側面図、第３図は上記半導体装置の製造方法を
工程順に説明するための断面図、第４図は従来のＭＩＳ
型トランジスタの断面側面図、第５図は電界とキャリア
の飽和速度との関係を示す図である。 １はＰ型半導体基板、２はＮ゛゛埋込みコレクタ層、３
はＮ０型ソース領域、４はゲ・−ト電極、５はＮ゛゛コ
レクタ領域、６はゲート絶縁膜、８はＰ型埋込み層、９
はＰ型のエビ層、ｌＯはＰ型半導体領域、１１は分離酸
化膜、１２はＮ型領域、１３は眉間絶縁膜、１４はメタ
ル配線である。 なお図中同一符号は同−又は相当部分を示す。
面図、第２図は上記半導体装置の動作原理を説明するた
めの断面側面図、第３図は上記半導体装置の製造方法を
工程順に説明するための断面図、第４図は従来のＭＩＳ
型トランジスタの断面側面図、第５図は電界とキャリア
の飽和速度との関係を示す図である。 １はＰ型半導体基板、２はＮ゛゛埋込みコレクタ層、３
はＮ０型ソース領域、４はゲ・−ト電極、５はＮ゛゛コ
レクタ領域、６はゲート絶縁膜、８はＰ型埋込み層、９
はＰ型のエビ層、ｌＯはＰ型半導体領域、１１は分離酸
化膜、１２はＮ型領域、１３は眉間絶縁膜、１４はメタ
ル配線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）第１導電型の半導体基板上にゲート絶縁膜を介し
てゲート電極を形成し、該ゲート電極両側の基板表面に
第２導電型ソース、ドレイン領域を形成してなるＭＩＳ
型トランジスタを有する半導体装置において、 上記半導体基板内部に、上記ドレイン領域と接続された
第２導電型埋込半導体層を設けたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP565590A JPH03209760A (ja) | 1990-01-11 | 1990-01-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP565590A JPH03209760A (ja) | 1990-01-11 | 1990-01-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209760A true JPH03209760A (ja) | 1991-09-12 |
Family
ID=11617139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP565590A Pending JPH03209760A (ja) | 1990-01-11 | 1990-01-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209760A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206145A (ja) * | 2008-02-26 | 2009-09-10 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| JP2010103288A (ja) * | 2008-10-23 | 2010-05-06 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2014187275A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1990
- 1990-01-11 JP JP565590A patent/JPH03209760A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206145A (ja) * | 2008-02-26 | 2009-09-10 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| JP2010103288A (ja) * | 2008-10-23 | 2010-05-06 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2014187275A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 半導体装置の製造方法 |
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