JPH03209223A - Liquid crystal display device - Google Patents

Abstract

PURPOSE:To suppress the lowering of contrast caused by reflected light and to improve display quality by forming ruggedness on the surface of a transparent substrate at a spot where a light shielding film is provided. CONSTITUTION:The ruggedness UE is selectively formed at the spot where the light shielding film BM should be provided on the surface of the upper transparent glass substrate SUB2 and the film BM is formed on the ruggedness UE. Therefore, the ruggedness is formed on the display screen side of the light shielding film BM. Since external light is irregularly reflected and absorbed by the ruggedness of the light shielding film BM even when it is made incident on the upper transparent glass substrate SUB2, it is not directly reflected. Thus, the lowering of the contrast caused by the reflection of the external light is prevented. That the screen is difficult to be viewed is suppressed and the display quality is improved.

Description

【発明の詳細な説明】[Detailed description of the invention]

〔産業上の利用分野〕 本発明は、液晶表示装置、特に、薄膜トランジスタ等を
使用したアクティブ・マトリクス方式の液晶表示装置に
関する． 〔従来の技術〕 アクティブ・マトリクス方式の液晶表示装置は、マトリ
クス状に配列された複数の画素電極の各々に対応して非
線形素子（スイッチング素子）を設けたものである．各
画素における液晶は理論的には常時駆動（デューティ比
１．０）されているので、時分割駆動方式を採用してい
る、いわゆる単純マトリクス方式と比べてアクティブ方
式はコントラストが良く、特にカラーでは欠かせない技
術となりつつある。スイッチング素子として代表的なも
のとしては薄膜トランジスタがある．波晶表示部（液晶
表示パネル）は、例えば、液晶層を基串とした下部透明
ガラス基板上に薄膜トランジスタおよび透明画素電極、
薄膜トランジスタの保護膜、液晶分子の向きを設定する
ための配向膜が順次設けられた下部基板と、上部透明ガ
ラス基板上にカラーフィルタ、カラーフィルタの保護膜
、共通透明画素電極、配向膜が順次設けられた上部基板
とを互いの配向膜が向き合うように所定の距離をへだで
て重ね合わせ、両基板の各配向膜の間に液晶を封入し、
基板周囲に配置されたシール材によって液晶が封止され
て構成される．なお、上部基板側または下部基板側の一
方にはバックライトが配置され、他方が表示画面側（外
部露出側）となる． 薄膜トランジスタのチャネル形成領域となる斗導体層に
外部からの自然光やバックライト光が凭ると、光照射に
よる導電現象，すなわち薄膜トランジスタのオフ特性の
劣化が起こる．この半導体層に光が侵入するのを防止す
るために遮光膜を設ける。従来は、下部透明ガラス基板
側からの光を遮光するために、下部透明ガラス基板上に
ｃｒ等から成るゲート電極を大きめに設けて遮光膜とし
ての機能も兼ねさせ、かつ上部透明ガラス基板側からの
光を遮光するために、上部透明ガラス基板上のカラーフ
ィルタ間にＣｒ等から成る遮光校（ブラックマトリクス
）を設けていた。これらにより自然光やバックライト光
が半導体層に当たるのを防止でき、かつ画素の輪郭が明
確になるので液晶表示のコントラストを向上させること
ができる． なお、薄膜トランジスタを使用したアクティブマトリク
ス液品表示装置は、例えばｒ冗長構成を採川した１２．
５型アクティブ・マトリクス方式カラー液晶ディスプレ
イ」、日経エレクトロニクス、１９３〜２１０頁、１９
８６年１２月１５日、日経マグロウヒル社発行、で知ら
れている．[Industrial Application Field] The present invention relates to a liquid crystal display device, and particularly to an active matrix type liquid crystal display device using thin film transistors and the like. [Prior Art] An active matrix type liquid crystal display device is one in which a nonlinear element (switching element) is provided corresponding to each of a plurality of pixel electrodes arranged in a matrix. Theoretically, the liquid crystal in each pixel is constantly driven (duty ratio 1.0), so the active method has better contrast than the so-called simple matrix method, which uses a time-division drive method, especially in color. It is becoming an indispensable technology. A typical example of a switching element is a thin film transistor. A wave crystal display section (liquid crystal display panel) includes, for example, a thin film transistor, a transparent pixel electrode, and a lower transparent glass substrate with a liquid crystal layer as its base.
A lower substrate on which a protective film for thin film transistors and an alignment film for setting the orientation of liquid crystal molecules are sequentially provided, and a color filter, a protective film for the color filter, a common transparent pixel electrode, and an alignment film are sequentially provided on the upper transparent glass substrate. The upper substrates are stacked at a predetermined distance apart so that their alignment films face each other, and a liquid crystal is sealed between each alignment film of both substrates.
The liquid crystal is sealed with a sealant placed around the substrate. Note that a backlight is placed on either the upper substrate side or the lower substrate side, and the other side is the display screen side (externally exposed side). When external natural light or backlight light falls on the conductor layer that forms the channel formation region of a thin film transistor, a conductive phenomenon due to light irradiation occurs, that is, a deterioration of the off-characteristics of the thin film transistor. A light shielding film is provided to prevent light from entering this semiconductor layer. Conventionally, in order to block light from the lower transparent glass substrate side, a large gate electrode made of Cr or the like was provided on the lower transparent glass substrate to also function as a light-shielding film, and the gate electrode was formed on the lower transparent glass substrate side. In order to block the light, a black matrix made of Cr or the like was provided between the color filters on the upper transparent glass substrate. These prevent natural light and backlight light from hitting the semiconductor layer, and the outlines of pixels become clearer, making it possible to improve the contrast of the liquid crystal display. Note that an active matrix liquid display device using thin film transistors has, for example, a redundant configuration.
5-inch active matrix color liquid crystal display”, Nikkei Electronics, pp. 193-210, 19
It is known for being published by Nikkei McGraw-Hill on December 15, 1986.

【発明が解決しようとする課題】[Problem to be solved by the invention]

上記従来技術においては、使用者が表示画面を見るとき
、外光が金属膜から成る遮光膜の箇所で反射し、本来の
映像よりコントラストが低下して見え、画面が見にくい
という問題があった．本５Ｍ明の目的は、遮光膜による
外光の反射を抑制し、外光反射によるコントラストの低
下を防止できる液晶表示装置を提供することにある．〔
課題を解決するための手段Ｊ 上記目的を達成するために、本発明は、第１の透明基板
と第２の透明基板とを液晶を間に介して重ね合わせ、上
記両基板の少なくとも一方に金属膜のような反射率の高
い遮光膜を設けた液晶表示装置において、上記遮光膜を
設ける箇所の上記透明基板表面に凹凸を設けたことを特
徴とする。 〔作用】 本発明の液晶表示装置では、凹凸を設けた透明基板表面
上に遮光膜を設けることにより、遮光膜にも凹凸が形成
されるので、該透明基板に外光が入射しても遮光膜の凹
凸により乱反射する。従って、外光は直接反射しないの
で、外光反射によるコントラストの低下を防止できる． 〔実施例〕 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する． 第１図は、本発明の実施例！であるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の要部断
ＷＪ図（第２Ａ図のＩＩＢ−Ｉ［Ｂ切断線で切った部分
とシール部周辺部の断面図）、第２Ａ図は、液晶表示部
の一画素を示す要部平面図、第２Ｂ図は、第２Ａ図のｎ
ｃ−ｎｃ切断線における断面図である．また、第３図（
要部平面図）には、第２Ａ図に示す画素を複数配置した
ときの平面図を示す。 《バネル断面全体構造〉 第ｌ図に示すように、液晶層ＬＣを基準に下部透明ガラ
ス基板ＳＵＢ　Ｉ側には薄膜トランジスタＴＰＴ及び透
明画素電極ＩＴＯＩが形成され、上部透明ガラス基板Ｓ
Ｕ８２側には、カラーフィルタＦＩＬ，遮光用ブラック
マトリクスパターンＢＭが形成されている．下部透明ガ
ラス基板ＳＵＢ　ｌ側は、例えば、１．１［ｍｍコ程度
の厚さで構成されている． 第１図の中央部は一画素部分の断面を示しているが、左
側は透明ガラス基板ＳＵＢ１及びＳＵＢ２の左側縁部分
で外部引出配線の存在する部分の断面を示している．右
側は、透明ガラス基板ＳＵＢ　１及びＳＵＢ２の右側縁
部分で外部引出配線の存在しない部分の断面を示してい
る，第１図の左側、右側の夫々に示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板ＳＵＢ　１及
びＳＵＢ　２，の縁周囲全体に沿って形成されている，
シール材ＳＬは、例えば、エボキシ樹脂で形成されてい
る。 前記上部透明ガラス基板ＳＵＢ２側の共通透明画素電極
ＩＴＯ２は、少なくとも一個所において，銀ペースト材
ＳＩＬによって、下部透明ガラス基板ＳＵＢ　ｌ側に形
成された外部引出配線に接続されている．この外部引出
配線は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、
ドレイン電極ＳＤ２の夫々と同一製造工程で形威される
。 配向膜ＯＲＩＩ及びＯＲＩ２、透明画素電極ＩＴＯＩ，
共通透明画素電極ＩＴＯ２、保護膜ＰＳＶＩ及びＰＳＶ
２、絶縁膜Ｇｌの夫々の層は、シール材ＳＬの内側に形
成される。偏光板ＰＯＬは、下部透明ガラス基板ＳＵＢ
Ｉ，上部透明ガラス基板ＳＵＢ２の夫々の外側の表面に
形成されている。 液晶ＬＣは、液晶分子の向きを設定する下部配向膜ＯＲ
ＩＩ及び上部配向膜ＯＲＩ２の間に封入され、シール部
ＳＬよってシールされている。 下部配向膜ＯＲＩＩは、下部透明ガラス基板ＳＵＢｌ側
の保護膜ＰＳＶＩの上部に形成される．上部透明ガラス
基板ＳＵＢ２の内側（液晶側）の表面には、遮光膜ＢＭ
、カラーフィルタＦＩＬ、保護膜ＰＳＶ２、共通透明画
素電極（ＣＯＭ）ＩＴＯ２及び上部配向１１ｉ０ＲＩ２
が順次積層して設けられている． この液晶表示装置は、下部透明ガラス基板ＳＵＢｌ側、
上部透明ガラス基板ＳＵＢ２側の夫々の層を別々に形成
し、その後、上下透明ガラス基板ＳＵＢ　１及びＳＵＢ
２を重ね合せ、両者間に液晶ＬＣを封入することによっ
て組み立てられる．《遮光１１ｉＢＭ） 表示画面側の上部基板ＳＵＢＺ側には、外部光（第１図
では上方からの光）がチャネル形成領域として使用され
るｉ型半導体層ＡＳに入射しないように、遮蔽膜（ブラ
ックマトリクス）ＢＭが設けられ、第６図のハッチング
に示すようなパターンとされている。なお、第６図は第
２Ａ図におけるＩＴＯ膜層ｄ３、フィルタ層ＦＩＬおよ
び遮光膜ＢＭのみを描いた平面図である。遮光膜ＢＭは
、光に対する遮蔽性が高い、例えば、アルミニウム膜や
クロム膜等の金属膜で形成されており、本実施例では、
クロム膜がスパッタリングで１３００人程度の膜厚に形
成される。 上部透明ガラス基板ＳＵＢ２の表面には遮光膜ＢＭを設
けるべき箇所に選択的に凹凸ＵＥが形成され、その上に
遮光ｇＢＭが形成されている。ガラス基板Ｓ　ｔＪ　Ｂ
　２に凹凸を設ける方法は、ホトレジスト層を設け該ホ
トレジスト層をパターン化した後、ＨＦ（フッ酸）など
の酸を用いてガラス表面を侵食（エッチング）してガラ
ス基板自体に直接凹凸ＵＥを選択的に付ける。またはガ
ラス基板ＳＵＢ２上に例えばＳｔ系の液体をコーティン
グし、その後ホトエッチングプロセスによりパターン化
して凹凸ＵＥを設けてもよい。この後、遮光ｇＢＭとな
るＣｒ，ＡＩ等の金属膜をスパッタリング法等によりガ
ラス基板ＳＵＢ２全面に付け、その後、ホトエッチング
プロセスにより遮光膜ＢＭを所定のパターンに加工する
。以降、カラーフィルタＦＩＬ，カラコフィルタ用保護
膜ＰＳＶ２、共通透明画素電極ＩＴＯ２、配向膜ＯＲＴ
２を形成し、上部基板が完成する。 このように凹凸ＵＥを設けた上部透明ガラス基板ＳＵＢ
２表面上に遮光膜ＢＭを設けることにより、遮光１１ｑ
ＢＭの表示画面側にも凹凸が形成される．このため、上
部透明ガラス基板ＳＵＢ２に外光が入射しても遮光膜Ｂ
Ｍの凹凸により乱反射し、吸収されるため、外光は直接
反射しない．従って、外光反射によるコントラストの低
下を防止でき、画面が見にくくなるのを抑制し、表示品
質を向上できる。 ＴＰＴＩ〜３の共通半導体ＲＡＳは上下にある遮光膜Ｂ
Ｍおよび太き目のゲート電極ＧＴによってサンドイッチ
状にはさまれ、その部分は外部の自然光やバックライト
光が当たらなくなる．遮光膜ＢＭは第６図のハッチング
部分で示すように、画素の周囲に形成され、つまり遮光
膜ＢＭは格子状に形成され、この格子で１画素の有効表
示領域が仕切られている。従って、各画素の輪郭が遮光
膜ＢＭによってはっき←↓とし、コントラストが向上す
る。つまり遮光膜ＢＭは、半導体層ＡＳに対する遮光と
ブラックマトリクスとの２つの機能をもつ． なお，バックライトＢＬを上部透明ガラス基板ＳＵＢＺ
側に取り付け、下部透明ガラス基板ＳＵＢ　１を表示画
面側とすることもできる。このときは、表示画面側であ
る下部透明ガラス基板ＳＵＢ　１に設けた遮光膜である
大きめのゲート電極ＧＴを設ける箇所の該ガラス基板表
面に凹凸ＵＥを設けることにより、外光反射によるコン
トラストの低下を防止できる。 く画素配置〉 第ＩＢ図に示すように、各画素は、隣接する２本の走査
信号線（ゲート信号線又は水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線又は垂直信号線）
ＤＬとの交差領域内（４本の信号線で囲まれた領域内）
に配置されている。各画素は薄膜トランジスタＴＰＴ、
画素電極ＩＴＯＩ及び付加容量Ｃａｄｄを含む。走査信
号線ＧＬは、列方向に延在し、行方向に複数本配置され
ている．映像信号線ＤＬは、行方向に延在し、列方向に
複数本配置されている。 〈薄膜トランジスタＴＰＴ＞ Ｎ膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると，ソースードレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ．ＴＦＴ２及びＴＦＴ３で構成さ
れている．薄膜トランジスタＴＰＴｌ〜ＴＦＴ３の夫々
は、実質的に同一サイズ（チャンネル長と幅が同じ）で
構成されている．この分割された薄膜トランジスタＴＰ
Ｔｌ〜ＴＦＴ３の夫々は、主に、ゲート電極ＧＴ，ゲー
ト絶縁ＷＸＣ；Ｉ．ｉ型（真性、ｉｎｔｒｉｎｓｉｃ、
導電型決定不純物がドーブされていない）非晶質Ｓｉ半
導体層ＡＳ，一対のソース電極ＳＤＩ及びドレイン電極
ＳＤ２で構成されている。なお、ソース・ドレインは本
来その間のバイアス極性によって決まり、本表示装置の
回路ではその極性は動作中反転するので，ソース・ドレ
インは動作中入れ替わると理解されたい。しかし以下の
説明でも、便宜上一方をソース、他方なドレインと固定
して表視する． 《ゲート電極ＧＴ） ゲート電極ＧＴは、第４図（第ＩＢ図の層ｇｌ、ｇ２及
びＡＳのみを描いた平面図）に詳細に示すように、走査
信号線ＧＬから垂直方向（第ＩＢ図及び第４図において
上方向）に突出する形状で構成されている（丁字形状に
分岐されている）。ゲート電極ＧＴは、薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３の夫々の形成領域まで突出するよ
うに構成されている．＃膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３の夫々のゲート電極ＧＴは、一体に（共通ゲート電
極として）構成されており、走査信号線ＯＬに連続して
形成されている。ゲート電極ＧＴは、薄膜トランジスタ
ＴＰＴの形成領域において大きい段差を作らないように
、単層の第ｌ導ｆ！！膜ｇ１で構成する．第１導電膜ｇ
１は、例えばスバッタで形成されたクロム＜ｃｒ＞ｙｉ
を用い，１ｏｏｏ［Ａ］程度の膜厚で形成する。 このゲート電極ＧＴは、第ｌ図、第ＩＢ図及び第４図に
示されているように、半導体層ＡＳを完全に覆うよう（
下方からみて）それより太き目に形成される。従って、
基板ＳＵＢ　１の下方に蛍光灯等のバックライトＢＬを
取付けた場合、この不透明のＣｒゲート電極ＧＴが影と
なって、半導体層ＡＳにはバックライト光が当たらず、
光照射による導電現象すなわちＴＰＴのオフ特性劣化は
起きにくくなる．なお、ゲート電極ＧＴの本来の大きさ
は、ソース・ドレイン電極ＳＤＩとＳＤＺ間をまたがる
に最低限必要な（ゲート電極とソース・ドレイン電極の
位置合わせ余裕分も含めて）幅を持ち、チャンネル幅Ｗ
を決めるその奥行き長さはソース・ドレイン電極間の距
離（チャンネル長）Ｌどの比、即ち相互コンダクタンス
ｇ層を決定するファクタＷ／Ｌをいくつにするかによっ
て決められる。 本実施例におけるゲ１ト電極の大きさは勿論、上述した
本来の大きさよりも大きくされる．ゲート電極ＧＴのゲ
ート及び遮光の機能面からだけで考えれば、ゲート電極
及びその配線ＧＬは単一の層で一体に形成しても良く、
この場合不透明導電材料としてＳｉを含有させたＡＩ、
純ＡＩ、及びＰｄを含有させたＡＩ等を選ぶことができ
る。 《走査信号線ＧＬ） 前記走査信号線ＧＬは、第１導電Ｍ！Ｘｇｌ及びその上
部に設けられた第２導’ＫＬＭｇ２からなる複合膜で構
成されている。この走査信号線ＧＬの第ｌ導電Ｍｇｌは
、前記ゲート電極ＧＴの第１導電膜ｇｌと同一製造工程
で形成され、かつ一体に構威されている。第２導電膜ｇ
２は、例えば、スバッタで形成されたアルミニウム（Ａ
ｍ）膜を用い、２０００〜４０００［人］程度の膜厚で
形成する。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値
を低減し、信号伝達速度の高速化（画素の情報の書込特
性向上）を図ることができるように構成されている。 また、走査信号線ＯＬは、第ｌ４電膜ｇ１の幅寸法に比
べて第２導＠［ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状がゆる
やかになっている。 くゲート絶縁膜Ｇｌ） 絶縁膜ＣＩは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
夫々のゲート絶縁膜として使明される。 絶縁膜ＧＩは、ゲート電極ＧＴ及び走査信号線ＯＬの上
層に形成されている．絶緑ｇＧＩは、例えば、プラズマ
ＣＶＤで形成された窒化珪素膜を用い、３０００［Ａ］
程度の膜厚で形成する。 く半導体層ＡＳ） ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
されたＮ膜トランジスタＴＰＴＩ〜ＴＦＴ３の夫々のチ
ャネル形成領域として使用される。ｉ型半導体層ＡＳは
、アモーファスシリコン膜又は多結晶シリコン膜で形成
し、約１８００［Ａ］程度の膜厚で形成する。 このｉ型半導体層ＡＳは、供給ガスの戒分を変えてＳｉ
，Ｎ．ゲート絶縁膜ＧＩの形成に連続して、同じプラズ
マＣＶＤ装置で、しかもその装置から外部に露出するこ
となく形威される．また、オーミックコンタクト用のＰ
をドープしたＮ１層ｄｏ（第１図）も同様に連続して約
４００［　Ａ　コの厚さに形成される．しかる後下側基
板ＳＵＢ　１はＣＶＤ装置から外に取り出され、写真処
理技術により、Ｎ＋層ｄｏ及びｉ　ＰＩｊＡ　Ｓは 第１図、第１Ｂ図及び第４図に示すように独立した島に
パターニングされる。 ｉ型半導体層ＡＳは、第ＩＢ図及び第４図に詳細に示す
ように、走査信号線ＧＬと映像信号線ＤＬとの交差部（
クロスオーバ部）の両者間にも設けられている。この交
差ＦＨＪｉ型半導体層ＡＳは、交差部における走査信号
線ＯＬと映像信号線［）Ｌとの短絡を低減するように構
成されている。 《ソース・ドレイン電極ＳＤＩ，ＳＤ２）複数に分割さ
れた薄膜トランジスタＴＰＴ　ｌ〜ＴＦＴ３の夫々のソ
ース電極ＳＤＩとドレイン電極ＳＤ２とは、第１図、第
ＩＢ図及び第５図（第ＩＢ図の層ｄ１〜ｄ３のみを描い
た平面図）で祥細に示すように、半導体層ＡＳ上に夫々
離隔して設けられている。 ソース電極ＳＤＩ、ドレイン電ｔｉｓＤ２の夫々は、Ｎ
４″型半導体層ｄｏに接触する下層側がら、第ｉ導ｍ膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている．ソース電極ＳＤＩの第１導電膜ｄ
ｉ、第２導電膜ｄ２及び第３導電膜ｄ３は、ドレイン電
極ＳＤ２の夫々と同一製造工程で形威される． 第１導電膜ｄｉは、スバッタで形成したクロム膜を用い
、５００〜＋ｏｏｏ［Ａ］の膜厚（本実施例では、６０
０［人］程度の膜厚）で形成する．クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので、２０００［
入〕程度の膜厚を越えない範囲で形成する。 クロム膜は、Ｎ＋型半導体層ｄｏとの接触が良好である
。クロム膜は、後述する第２導電膜ｄ２のアルミニウム
がＮ＋型半導体層ｄｏに拡散することを防止する、所謂
バリア層を構成する．第１導電膜ｄｉとしては、クロム
膜の他に、高融点金属（Ｍｏ，Ｔｉ，Ｔａ，Ｗ）膜、高
融点金属シリサイド（ＭｏＳｉ，，ＴｉＳｉ，，ＴａＳ
ｉ，，ＷＳｉ．）膜で形成してもよい。 第１導１！膜ｄ１を写真処理でバターニングした後、同
じ写真処理用マスクで或は第１導電膜ｄｌをマスクとし
てＮ”層ｄｏが除去される。つまり、ｉ層ＡＳ上に残っ
ていたＮ１層ｄｏは第ｌ導電膜ｄ１以外の部分がセルフ
ァラインで除去される。 このとき、Ｎ１層ｄＯはその厚さ分は全て除去されるよ
うエッチされるので１層ＡＳも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い． しかる後第２導′Ｗ１膜ｄ２が、アルミニウムのスパッ
タリングで３０００〜４０００［　Ａ　］の膜厚（本実
施例では、３０００［　Ａ　］程度の膜厚）に形成され
る。アルミニウム膜は、クロム膜に比べてストレスが小
さく，厚い膜厚に形成することが可能で，ソース電極Ｓ
ＤＩ，　　ドレイン電極ＳＤ２及び映像信号線ＤＬの抵
抗値を低減するように構成されている。 第２導１ｔ膜ｄ２としては、アルミニウム膜の他に、シ
リコン（Ｓｉ）や銅（Ｃｕ）を添加物として含有させた
アルミニウム膜で形成してもよい。 第２導電膜ｄ２の写高処理技術によるパターニング後第
３導電膜ｄ３が形成される。この第３導電膜ｄ３はスパ
ッタリングで形成された透明導電１１Ｑ（Ｉｎｄｉｕｍ
−Ｔｉｎ−Ｏｘｉｄｅ　Ｉ　Ｔｏ：ネサ膜）から成り、
１　０００〜２０００［人］の膜厚（本実施例では、１
２００［Ａ］程度の膜厚）で形成される．この第３導１
ｌｔ膜ｄ３は、ソース電極ＳＤＩ、ドレイン電極Ｓｔ）
２及び映像信号線ＤＬを構成すると共に、透明画素電極
ＩＴＯＩを構成するようになっている．ソース電極ＳＤ
Ｉの第１導１！膜ｄ１、ドレイン電極ＳＤ２の第１導＠
膜ｄ１の夫々は、上層の第２導電ｇｄ２及び第３導１！
膜ｄ３に比べて内側に（チャンネル領域内に）大きく入
り込んでいる．つまり、これらの部分における第１導電
膜ｄｉは、層ｄ２、ｄ３とは無関係に薄膜トランジスタ
ＴＰＴのゲート長Ｌを規定できるように構成されている
． ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
ＯＩに接続されている．ソース電極ＳＤＩは、ｉ型半導
体層ＡＳの段差形状（第１導電膜ｇｌの膜厚、Ｎ２層ｄ
ｏの膜厚及びｉ型半導体層Ａｓの膜厚とを加算した膜厚
に相当する段差）に沿って構成されている。具体的には
、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段差形状に
沿って形成された第１導１ｔｗＸｄｌと、この第ｌ導１
！膜ｄｌの上部にそれに比べて透明画素電極ＩＴＯＩと
接続される側を小さいサイズで形成した第２導電膜ｄ２
と、この第２導電膜から露出する第１導１！膜ｄｉに接
続された第３導″ｆｉｌｉｄ３とで構成されている。ソ
ース電極ＳＤＩの第２導電膜ｄ２は、第ｌ導電膜ｄｉの
クロム膜がストレスの増大から厚く形成できず、ｉ型半
導体層ＡＳの段差形状を乗り越えられないので、このｉ
型半導体層ＡＳを乗り越えるために構成されている。つ
まり、第２導＠ｇｄ２は、厚く形成することでステップ
カバレッジを向上している。第２導電膜ｄ２は、厚く形
成できるので、ソース電極ＳＤＩの抵抗値（ドレイン電
極ＳＤ２や映像信号線ＤＬについても同様）の低減に大
きく寄与している。第３導電膜ｄ３は、第２導電ｇ＄ｄ
２のｉ型半導体層ＡＳに起因する段差形状を乗り越える
ことができないので、第２導電膜ｄ２のサイズを小さく
することで露出するｍｌ導電ｇｄｌに接続するように構
成されている。第１導電膜ｄｌと第３導電膜ｄ３とは、
接着性が良好であるばかりか、両者間の接続部の段差形
状が小さいので、確実に接統することができる。 《画素電極ＩＴＯＩ＞ 前記透明画素電極ＩＴＯＩは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する６透明画素
電極ＩＴＯＩは、画素の複数に分割されたＮ！Ｉｉトラ
ンジスタＴＰＴ１〜ＴＦＴ３の夫々に対応して３つの透
明画素電極（分割透明画素電極）Ｅｌ，Ｅ２、Ｅ３に分
割されている。透明画素電極Ｅｌ−Ｅ３は、各々、薄膜
トランジスタＴＰＴのソース電極ＳＤＩに接続されてい
る．透明画素電極Ｅ１〜Ｅ３の夫々は、実質的に同一面
積となるようにバターニングされている．このように、
１画素のＲＷ９ランジスタＴＦＴを複数の薄膜トランジ
スタＴＰＴｉ−ＴＦＴ３に分割し、この複数に分割され
た薄膜トランジスタＴＦＴＩ−ＴＦＴ３の夫々に複数に
分割した透明画素電極Ｅ１〜Ｅ３の夫々を接続すること
により、分割された一部分（例えば、ＴＦＴＩ）が点欠
陥になっても、画素全体でみれば点欠陥でなくなる（Ｔ
ＦＴ２及びＴＦＴ３が欠陥でない）ので、点欠陥の確率
を低減することができ、また欠陥を見にくくすることが
できる。 また、前記画素の分割された透明画素電極Ｅ１〜Ｅ３の
夫々を実質的に同一面積で構成することにより、透明画
素電極Ｅ１〜Ｅ３の夫々と共通透明画素ｉ極ＩＴＯ２と
で構成される夫々の液晶容ｆｆｌ（Ｃｐｉｘ　）を均一
にすることができる．〈保護ｇｐｓｖｉ＞ ｊ’ｌｊｌランジスタＴＦＴ及び透明画素電極ＩＴＯＩ
上には、保：Ｊ膜ＰＳＶＩが設けられている。保護［Ｐ
ＳＶ１は、主に、薄膜トランジスタＴＰＴを湿気等から
保護するために形成されており、透明性が高くしかも耐
湿性の良いものを使用する。保．ｌ［ＰＳＶｌは、例え
ば、プラズマＣＶＤで形成した酸化珪素膜や窒化珪素膜
で形成されており、ｓｏｏｏ［　Ａ　］程度の膜厚で形
成する。 〈共通電極ＩＴＯ２＞ 共通透明画素Ｍ１極ＩＴＯ２は、下部透明ガラス基板Ｓ
ＵＢ　ｌ側に画素毎に設けられた透明画素電極ＩＴＯＩ
に対向し、液晶の光学的な状態は各画素電極ＩＴＯＩと
共通電極ＩＴ○２間の電位差（電界）に応答して変化す
る。この共通透明画素電極ＩＴＯ２には、コモン電圧Ｖ
　ｃｏｗが印加されるように構威されている。コモン電
圧ｖ　ｃｏｗは、映像信号線ＤＬに印加されるロウレベ
ルの駆動電圧Ｖｄｍｉｎとハイレベルの駆動電圧Ｖｄｍ
ａｘとの中間電位である。 〈カラーフィルタＦ　Ｉ　Ｌ＞ カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形威される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは、画素に対向する位置に各画素
毎にドット状に形成され（第７図）、染め分けられてい
る（第７図は第３図の第３導電膜層ｄ３とカラーフィル
タ層ＦＩＬのみを描いたもので、Ｒ，Ｇ，Ｂの各フィル
ターはそれぞれ、４５°　　１３５゜、クロスのハッチ
を施してある）．カラーフィルタＦＩＬは第６図に示す
ように画素電極ＩＴＯＩ　　（Ｅｌ−Ｅ３）の全てを覆
うように太き目に形成され、遮光膜ＢＭはカラーフィル
タＦＩＬ及び画素電極ＩＴＯＩのエッジ部分と重なるよ
う画素電極ＩＴＯＩの周縁部より内側に形成されている
。 カラーフィルタＦＩＬは、次のように形成することがで
きる。まず、上部透明ガラス基板ＳＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する．この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって、緑色
フィルタＧ，青色フィルタＢを順次形成する。 保護ＪＩＰＳＶ２は、前記カラーフィルタＦＩＬを異な
る色に染め分けた染料が液晶ＬＣに漏れることを防止す
るために設けられている．保護膜ＰＳＶ２は、例えば、
アクリル樹脂、エボキシ樹脂等の透明樹脂材料で形．成
されている。 《画素配列〉 ８；１記液晶表示部の各画素は、第３図及び第７図に示
すように、走査信号線ＧＬが延在する方向と同一列方向
に複数配置され、画素列ＸＩ，Ｘ２，Ｘ３，Ｘ４，・・
・の夫々を構成している．各画素列Ｘ１，Ｘ２，Ｘ３，
Ｘ４，・・・の夫々の画素は、薄膜トランジスタＴＦＴ
Ｉ−ＴＦＴ３及び透明画素電極Ｅｌ−Ｅ３の配置位置を
同一に構成している。つまり、奇数画素列Ｘ　Ｉ　，Ｘ
　３，・・・の夫々の画素は、Ｎ膜トランジスタＴＰＴ
　ｌ〜ＴＦＴ３の配置位置を右側、透明画素電極Ｅ１〜
Ｅ３の配置位置を左側に構威している。奇数画素列ＸＩ
，．Ｘ３，・・・の夫々の行方向の隣りの偶数画素列Ｘ
２，Ｘ４，・・・の夫々の画素は，奇数画素列ＸＩ，Ｘ
３，・・・の夫々の画素を前記映像信号線ＤＬの延在方
向を基準にして線対称でひっくり返した画素で構成され
ている，すなわち、画素列Ｘ２，Ｘ４，・・・の夫々の
画素は、薄膜トランジスタＴＰＴ　１〜ＴＦＴ３の配置
位置を左側、透明画素電極Ｅｌ〜Ｅ３の配置位置を右側
に構成している。そｑて、画素列Ｘ２，Ｘ４，・・・の
夫々の画素は、画素列ＸＩ，Ｘ３，・・・の夫々の画素
に対し、列方向に半画素間隔移動させて（ずらして）配
置されている。つまり、画素列Ｘの各画素間隔を１．０
（１．０ピッチ）とすると、次段の画素列Ｘは、各画素
間隔を１．０とし、前段の画素列Ｘに対して列方向に０
．５画素間隔（０．５ピッチ）ずれている．各画素間を
行方向に延在する映像信号線ＤＬは、各ｆｉ！ｌ７素列
Ｘ間において、半画素間隔分（０．５ピッチ分）列方向
に延在するように構威されている。 その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（例えば、画素列Ｘ３の赤
色フィルタＲが形成された画素）と次段の画素列Ｘの同
一色フィルタが形成された画素（例えば、画素列Ｘ４の
赤色フィルタＲが形成された画素）とが１．５画素間隔
（１．５ピッチ）離隔され，また、ＲＧＢのカラーフィ
ルタＦＩＬは三角形配置となる．カラーフィルタＦＩＬ
のＲＧＢの三角形配置構造は、各色の混色を良くするこ
とができるので、カラー画像の解像度を向上することが
できる． また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる． 《表示パネル全体等価回路〉 この液晶表示部装置の等価回路を第８図に示す．Ｘ　ｉ
　Ｇ，　Ｘ　ｉ　＋ｌ　Ｇ，・・・は、緑色フィルタＧ
が形威される画素に接続された映像信号線ＤＬである．
ＸｉＢ，Ｘｉ＋ＩＢ，・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである．Ｘｉ＋
ｌＲ，Ｘｉ＋２Ｒ，・・・は、赤色フィルタＲが形成さ
れる画素に接続された映像信号線ＤＬである。これらの
映像信号線ＤＬは、映像信号駆動回路で選択される，Ｙ
ｆは第３図及び第７図に示す画素列Ｘ１を選択する走査
信号，ｉｌＧＬである６同様に、Ｙｉ＋１，Ｙｉ＋２，
・・・の夫々は、画素列Ｘ２，Ｘ３，・・・の夫べを選
択する走査信号線ＧＬである．これらの走査信号線ＧＬ
は、垂直走査回路に接続されている． く付加容量Ｃａｄｄの構造〉 透明画素電極Ｅｌ−Ｅ３の夫々は、薄膜トランジスタＴ
ＰＴと接続される端部と反対側の端部において、隣りの
走査信号線ＯＬと重なるよう、Ｌ字状に屈折して形成さ
れている．この重ね合せは、第２Ｃ図からも明らかなよ
うに、透明画素電極Ｅｌ−Ｅ３の夫々を一方の電極ＰＬ
２とし、隣りの走査信号線Ｇ．Ｌを他方の電極ＰＬＩと
する保持容量素子（静電容量素子）Ｃａｄｄを構成する
。この保持容量素子Ｃ　ａｄｄの誘電体膜は．ｕＭトラ
ンジスタＴＰＴのゲート絶縁膜として使用される絶縁１
１２ＧＩと同一層で構成されている．保持容量Ｃａｄｄ
は、第４図からも明らかなように、ゲート線ＧＬの１層
目ｇ１の幅を広げた部分に形成されている．なお、ドレ
イン線ＤＬと交差する部分の層ｇｌはドレイン線との短
絡の確率を小さくするため細くされている。 保持容量素子Ｃ　ａｄｄを構成するために重ね合わされ
る透明画素電極Ｅ１〜Ｅ３の夫々と容量電極線（ｇ１）
との間の一部には、前記ソースｔｌＬＷ！ＳＤＩと同様
に、段差形状を乗り越える際に透明Ｉｌ！ｊ素？Ｉｔ極
ＩＴＯＩが断線しないように、第１導電膜ｄ１及び第２
導電膜ｄ２で構成された島領域が設けられている．この
島領域は、透明画素電極ＩＴＯＩの面積（開口率）を低
下しないように、できる限り小さく構成する． 《付加容量Ｃａｄｄの等価回路とその動作〉第２Ａ図に
示される画素の等価回路を第９図に示す．第９図におい
て、Ｃｇｓは薄膜トランジスタＴＦＴのゲー［ｍＧＴ及
び’／−，ｌ［ｉｓＤｌ間に形成される寄生容量である
。寄生容量Ｃｇｓの誘電体膜は絶縁膜ＣＩである。Ｃｐ
ｉｘは透明画素電極ＩＴＯＩ（ＰＩＸ）及び共通透明画
素電極ＩＴＯ２（ＣＯＭ）間で形成される液晶容量であ
る。 液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ、保護膜ｐｓｖ
ｉ及び配向膜ＯＲＩ　１，ＯＲＩ　２である．Ｖｌｃは
中点電位である， 前記保持容量素子Ｃａｄｄは、ＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖｌｃに対するゲー
ト電位変化ΔＶｇの影響を低減するように働く。この様
子を式で表すと ΔＶ　ｌｃ　−　｛（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））　ｘΔＶｇとなる。ここで△ｖｌＣはΔＶ
ｇによる中点電位の変化分を表わす。この変化分ΔＶＩ
Ｃは液晶に加わる直流成分の原因となるが、保持容ｉｉ
Ｃａｄｄを大きくすればする程その値を小さくすること
ができる。 また、保持容量Ｃ　ａｄｄは放電時間を長くする作用も
あり、ＴＰＴがオフした後の映像情報を長く蓄積する。 液晶Ｌ　Ｃに印加される直流成分の低減は、掖晶■、Ｃ
の寿命を向上し、液晶表示画面の切り替え時に前の画像
が残る所謂焼き付きを低減することができる。 前述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ，ＳＤ２とのオーバラツブ面積が増え、従って寄
生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート（走
査）信号Ｖｇの影響を受け易くなるという逆効果が生じ
る．しかし、保持容ｆｆｉｃａｄｄを設けることにより
このデメリツトも解消することができる。 前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４−Ｃｐ
ｉｘ＜　Ｃａｄｄ（８・Ｃｐｉｘ）、重ね合せ容量Ｃｇ
ｓに対して８〜３２倍（８−　Ｃｇｓ＜　Ｃａｄｄ＜３
２・Ｃｇｓ）程度の値に設定する． く付加容ｆｉｃａｄｄ電極線の結線方法〉容ｍ？！！極
線としてのみ使用される最終段の走査信号線ＧＬ（又は
初段の走査信号線ＯＬ）は，第８図に示すように、共通
透明画素電極（Ｖｃｏｍ　）ＩＴ○２に接続する．共通
透明画素電極ＩＴＯ２は、第２Ｂ図に示すように、液晶
表示装置の周縁部において銀ペースト材ＳＩＬによって
外部引出配線に接続されている．しかも、この外部引出
配線の一部の導電層（ｇｌ及びｇ２）は走査信号線ＧＬ
と同一製造工程で構成されている．この結果、最終段の
容量電極線ＧＬは、共通透明画素電極ＩＴＯ２に簡単に
接続することができる．又は、第８図の点線で示すよう
に、最終段（初段）の容ｍ電極線ＧＬを初段（最終段）
の走査信号線ＧＬに接続しても良い。なお、この接続は
液晶表示部内の内部配線或は外部引出配線によって行う
ことができる。 （付加容量Ｃａｄｄ走査信号による直流分相殺〉本液晶
表示装置は、先に本願出願人によって出願された特願昭
６２−９５１２５号に記載される直流相殺方式（ＤＣキ
ャンセル方式）に基づき、第１０図（タイムチャート）
に示すように、走査ｆｇ号線ＤＬの駆動電圧を制御する
ことによってさらに液晶ＬＣに加わる直流成分を低減す
ることができる．第ｌＯ図において、Ｖｉは任意の走査
信号線ＧＬの駆動電圧、Ｖｉ＋１はその次段の走査信号
線ＧＬの駆動電圧である，Ｖｅｅは走査信号線ＯＬに印
加されるロウレベルの駆動電圧Ｖｄｍｉｎ　，　Ｖｄ　
ｄは映像信号線ＤＬに印加されるハイレベルの駆動電圧
Ｖ　ｄ　ｗａｘである．各時刻Ｌ＝ｔ　−Ｌ，における
中点電位ＶＩＣ（第９図参照）の電圧変化分△Ｖ．〜△
Ｖ．は次のようになる．１＝１，：△Ｖ，＝−（Ｃｇｓ
／Ｃ）・Ｖ２ｔ　＝　ｔ，　：　△Ｖ，＝＋（Ｃｇｓ／
Ｃ）・（Ｖ　１　＋Ｖ　２）　−（Ｃａｄｄ／Ｃ）・Ｖ
　２ １＝１，：△Ｖ，＝−（Ｃｇｓ／Ｃ）・Ｖ　１　＋（Ｃ
ａｄｄ／Ｃ）・（Ｖ１＋Ｖ２） １＝１，：△Ｖ．＝−（Ｃａｄｄ／Ｃ）・Ｖ　１だだし
、画素の合計の容量：　Ｃ　＝　Ｃｇｓ＋　Ｃｐｉｘ＋
Ｃａｄｄ ここで、走査信号線ＯＬに印加される駆動電圧が充分で
あれば（下記In the above-mentioned conventional technology, when a user looks at a display screen, external light is reflected at a portion of the light-shielding film made of a metal film, and the contrast of the image appears to be lower than the original image, making the screen difficult to see. The purpose of this 5M light is to provide a liquid crystal display device that can suppress reflection of external light by a light-shielding film and prevent a decrease in contrast due to reflection of external light. [
Means for Solving the Problems J In order to achieve the above object, the present invention has a first transparent substrate and a second transparent substrate placed one on top of the other with a liquid crystal interposed therebetween, and at least one of the two substrates is coated with metal. A liquid crystal display device provided with a light-shielding film having a high reflectance such as a film is characterized in that a surface of the transparent substrate is provided with irregularities at a location where the light-shielding film is provided. [Function] In the liquid crystal display device of the present invention, by providing a light-shielding film on the surface of the transparent substrate provided with projections and depressions, the light-shielding film also has projections and depressions, so even if external light is incident on the transparent substrate, it will not be shielded. Diffuse reflection occurs due to the unevenness of the film. Therefore, since external light is not directly reflected, a decrease in contrast due to external light reflection can be prevented. [Example] Hereinafter, the configuration of the present invention will be described together with an example in which the present invention is applied to an active matrix color liquid crystal display device. In addition, in an attempt to explain the embodiments, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted. Figure 1 is an example of the present invention! A cross-sectional WJ diagram of the main part of the liquid crystal display section of an active matrix color liquid crystal display device (cross-sectional view of the part cut along the IIB-I [B cutting line in Figure 2A and the area around the seal part), Figure 2A 2B is a plan view of a main part showing one pixel of the liquid crystal display, and FIG.
It is a sectional view taken along the c-nc cutting line. Also, Figure 3 (
FIG. 2A shows a plan view when a plurality of pixels shown in FIG. 2A are arranged. <Overall Structure of Panel Cross Section> As shown in Figure 1, a thin film transistor TPT and a transparent pixel electrode ITOI are formed on the lower transparent glass substrate SUB I side with respect to the liquid crystal layer LC, and the upper transparent glass substrate S
On the U82 side, a color filter FIL and a light shielding black matrix pattern BM are formed. The lower transparent glass substrate SUB l side has a thickness of, for example, about 1.1 mm. The center part of FIG. 1 shows a cross section of one pixel, while the left side shows a cross section of the left edge part of the transparent glass substrates SUB1 and SUB2 where external lead wiring is present. The right side shows a cross section of the right edge portion of the transparent glass substrates SUB1 and SUB2 where no external lead wiring is present.The sealing material SL shown on the left and right sides of FIG.
It is configured to seal the liquid crystal LC, and is formed along the entire periphery of the transparent glass substrates SUB 1 and SUB 2, excluding the liquid crystal sealing opening (not shown).
The sealing material SL is made of, for example, epoxy resin. The common transparent pixel electrode ITO2 on the side of the upper transparent glass substrate SUB2 is connected at least in one place to an external lead wiring formed on the side of the lower transparent glass substrate SUB1 with a silver paste material SIL. This external lead wiring includes the aforementioned gate electrode GT, source electrode SDI,
They are formed in the same manufacturing process as each of the drain electrodes SD2. Orientation films ORII and ORI2, transparent pixel electrode ITOI,
Common transparent pixel electrode ITO2, protective films PSVI and PSV
2. Each layer of the insulating film Gl is formed inside the sealing material SL. The polarizing plate POL has a lower transparent glass substrate SUB
I and the outer surface of the upper transparent glass substrate SUB2. The liquid crystal LC has a lower alignment film OR that sets the direction of the liquid crystal molecules.
II and the upper alignment film ORI2, and sealed by a seal portion SL. The lower alignment film ORII is formed on the protective film PSVI on the lower transparent glass substrate SUBl side. A light shielding film BM is provided on the inner surface (liquid crystal side) of the upper transparent glass substrate SUB2.
, color filter FIL, protective film PSV2, common transparent pixel electrode (COM) ITO2 and upper orientation 11i0RI2
are sequentially stacked. This liquid crystal display device has a lower transparent glass substrate SUBl side,
Each layer on the upper transparent glass substrate SUB2 side is formed separately, and then the upper and lower transparent glass substrates SUB1 and SUB
2 are stacked on top of each other and a liquid crystal LC is sealed between the two. <<Light Shielding 11iBM> A shielding film (black) is provided on the upper substrate SUBZ side on the display screen side to prevent external light (light from above in FIG. 1) from entering the i-type semiconductor layer AS used as a channel formation region. A matrix) BM is provided, and has a pattern as shown by the hatching in FIG. Note that FIG. 6 is a plan view depicting only the ITO film layer d3, filter layer FIL, and light shielding film BM in FIG. 2A. The light shielding film BM is formed of a metal film such as an aluminum film or a chromium film, which has a high light shielding property, and in this example,
A chromium film is formed by sputtering to a thickness of approximately 1,300 mm. On the surface of the upper transparent glass substrate SUB2, unevenness UE is selectively formed at a location where a light shielding film BM is to be provided, and a light shielding gBM is formed thereon. Glass substrate S tJ B
The method of providing unevenness in 2 is to provide a photoresist layer, pattern the photoresist layer, and then erode (etch) the glass surface using an acid such as HF (hydrofluoric acid) to select the unevenness UE directly on the glass substrate itself. Attach to target. Alternatively, the unevenness UE may be provided by coating the glass substrate SUB2 with, for example, an St-based liquid and then patterning it by a photo-etching process. Thereafter, a metal film such as Cr, AI, etc., which will become the light-shielding gBM, is applied to the entire surface of the glass substrate SUB2 by sputtering or the like, and then the light-shielding film BM is processed into a predetermined pattern by a photo-etching process. Hereafter, color filter FIL, color filter protective film PSV2, common transparent pixel electrode ITO2, alignment film ORT
2 to complete the upper substrate. Upper transparent glass substrate SUB with unevenness UE in this way
By providing the light shielding film BM on the 2 surface, the light shielding 11q
Irregularities are also formed on the display screen side of the BM. Therefore, even if external light enters the upper transparent glass substrate SUB2, the light shielding film B
External light is not reflected directly because it is diffusely reflected and absorbed by the unevenness of M. Therefore, it is possible to prevent a decrease in contrast due to reflection of external light, suppress the screen from becoming difficult to view, and improve display quality. The common semiconductor RAS of TPTI~3 is the upper and lower light shielding films B.
It is sandwiched between M and the thick gate electrode GT, and that part is not exposed to external natural light or backlight light. The light shielding film BM is formed around the pixel as shown by the hatched area in FIG. 6, that is, the light shielding film BM is formed in a lattice shape, and the effective display area of one pixel is partitioned by this lattice. Therefore, the outline of each pixel is clearly defined by the light shielding film BM, and the contrast is improved. In other words, the light shielding film BM has two functions: shielding the semiconductor layer AS from light and serving as a black matrix. In addition, the backlight BL is attached to the upper transparent glass substrate SUBZ.
It is also possible to attach the lower transparent glass substrate SUB 1 to the display screen side. In this case, by providing unevenness UE on the surface of the lower transparent glass substrate SUB 1 at the location where the large gate electrode GT, which is a light shielding film provided on the display screen side, is provided, the contrast decreases due to reflection of external light. can be prevented. Pixel Arrangement> As shown in Figure IB, each pixel is connected to two adjacent scanning signal lines (gate signal lines or horizontal signal lines) GL and two adjacent video signal lines (drain signal lines or vertical signal lines). Signal line)
Within the intersection area with DL (within the area surrounded by four signal lines)
It is located in Each pixel is a thin film transistor TPT,
It includes a pixel electrode ITOI and an additional capacitor Cadd. The scanning signal lines GL extend in the column direction, and a plurality of scanning signal lines GL are arranged in the row direction. The video signal lines DL extend in the row direction, and a plurality of video signal lines DL are arranged in the column direction. <Thin Film Transistor TPT> The N-film transistor TPT operates such that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and drain becomes small, and when the bias is reduced to zero, the channel resistance becomes large. The thin film transistor TPT of each pixel has three
The thin film transistor (divided thin film transistor) TFTI. It is composed of TFT2 and TFT3. Each of the thin film transistors TPT1 to TFT3 has substantially the same size (channel length and width are the same). This divided thin film transistor TP
Each of Tl to TFT3 mainly includes a gate electrode GT, a gate insulation WXC; Type I (intrinsic,
It consists of an amorphous Si semiconductor layer AS (not doped with conductivity type determining impurities), a pair of source electrode SDI and drain electrode SD2. Note that the source and drain are originally determined by the bias polarity between them, and in the circuit of this display device, the polarity is reversed during operation, so it should be understood that the source and drain are interchanged during operation. However, in the following explanation, for convenience, one side will be fixed as the source and the other as the drain. <Gate Electrode GT) As shown in detail in FIG. 4 (a plan view depicting only the layers gl, g2, and AS in FIG. It is constructed in a shape that protrudes upward (in FIG. 4) (branched into a T-shape). The gate electrode GT is configured to protrude to the formation region of each of the thin film transistors TPTI to TFT3. #Membrane transistor TPTI~TF
The respective gate electrodes GT of T3 are integrally formed (as a common gate electrode) and are formed continuously to the scanning signal line OL. The gate electrode GT is made of a single layer lth conductor f! so as not to form a large step in the formation region of the thin film transistor TPT. ! Consists of membrane g1. First conductive film g
1 is, for example, chromium <cr>yi formed by spatter
The film is formed with a film thickness of about 100 [A]. This gate electrode GT is formed so as to completely cover the semiconductor layer AS, as shown in FIG. 1, FIG. IB, and FIG.
(viewed from below) is formed to be thicker than that. Therefore,
When a backlight BL such as a fluorescent lamp is attached below the substrate SUB 1, the opaque Cr gate electrode GT forms a shadow, and the semiconductor layer AS is not illuminated by the backlight.
Conductive phenomena caused by light irradiation, that is, deterioration of TPT's off-characteristics, are less likely to occur. The original size of the gate electrode GT is the minimum width required to span between the source/drain electrodes SDI and SDZ (including the alignment margin between the gate electrode and the source/drain electrodes), and the channel width. W
The depth is determined by the ratio of the distance (channel length) L between the source and drain electrodes, that is, the factor W/L that determines the mutual conductance g of the layer. The size of the gate electrode in this embodiment is of course larger than the original size mentioned above. Considering only the gate and light shielding functions of the gate electrode GT, the gate electrode and its wiring GL may be integrally formed in a single layer;
In this case, AI containing Si as an opaque conductive material,
Pure AI, AI containing Pd, etc. can be selected. <<Scanning Signal Line GL> The scanning signal line GL is the first conductive line M! It is composed of a composite film consisting of Xgl and a second conductor 'KLMg2 provided on top of it. The first conductive film gl of the scanning signal line GL is formed in the same manufacturing process as the first conductive film gl of the gate electrode GT, and is integrally constructed. Second conductive film g
2 is, for example, aluminum (A
m) Use a film to form a film with a thickness of about 2,000 to 4,000 [people]. The second conductive film g2 is configured to reduce the resistance value of the scanning signal line GL and increase the signal transmission speed (improve the writing characteristics of pixel information). Furthermore, the scanning signal line OL is configured such that the width of the second conductor g2 is smaller than the width of the 14th electrical film g1. That is, the scanning signal line GL has a gradual step shape on its side wall. Gate Insulating Film Gl) The insulating film CI is used as a gate insulating film for each of the thin film transistors TPTI to TFT3. The insulating film GI is formed on the gate electrode GT and the scanning signal line OL. For example, the evergreen gGI uses a silicon nitride film formed by plasma CVD and is heated at 3000 [A]
Form the film with a thickness of approximately (Semiconductor Layer AS) As shown in FIG. 4, the i-type semiconductor layer AS is used as a channel forming region for each of the N-film transistors TPTI to TFT3 divided into a plurality of parts. The i-type semiconductor layer AS is formed of an amorphous silicon film or a polycrystalline silicon film, and is formed to have a thickness of about 1800 [A]. This i-type semiconductor layer AS is made of Si by changing the supply gas.
,N. Continuing with the formation of the gate insulating film GI, it is formed using the same plasma CVD equipment without being exposed to the outside from the equipment. Also, P for ohmic contact
The N1 layer doped with N1 (Fig. 1) is similarly formed continuously to a thickness of about 400 [A]. Thereafter, the lower substrate SUB 1 is taken out of the CVD apparatus, and the N+ layers do and i PIJA S are patterned into independent islands by photo processing techniques as shown in FIGS. 1, 1B, and 4. Ru. As shown in detail in FIG. IB and FIG. 4, the i-type semiconductor layer AS is located at the intersection of the scanning signal line GL and the video signal line DL (
The cross-over section) is also provided between the two. This intersecting FHJi type semiconductor layer AS is configured to reduce short circuits between the scanning signal line OL and the video signal line [)L at the intersection. <<Source/drain electrodes SDI, SD2) The source electrode SDI and drain electrode SD2 of each of the thin film transistors TPT1 to TFT3 divided into a plurality of parts are shown in FIG. 1, FIG. IB, and FIG. 5 (layer d1 in FIG. As shown in detail in the plan view (plan view depicting only d3), they are provided separately on the semiconductor layer AS. Each of the source electrode SDI and drain voltage tisD2 is N
The i-th conductive film d1, the second conductive film d2, and the third conductive film d3 are sequentially stacked from the lower layer side in contact with the 4'' type semiconductor layer do.The first conductive film d of the source electrode SDI
i. The second conductive film d2 and the third conductive film d3 are formed in the same manufacturing process as the drain electrode SD2. The first conductive film di is a chromium film formed by sputtering, and has a film thickness of 500 to +ooo [A] (in this example, 60
Formed with a film thickness of about 0 [person]. When forming a chromium film thickly, the stress increases, so 2000 [
Form the film within a range that does not exceed the thickness of The chromium film has good contact with the N+ type semiconductor layer do. The chromium film constitutes a so-called barrier layer that prevents aluminum of the second conductive film d2, which will be described later, from diffusing into the N+ type semiconductor layer do. In addition to the chromium film, the first conductive film di may include a high melting point metal (Mo, Ti, Ta, W) film, a high melting point metal silicide (MoSi, TiSi, TaS).
i,,WSi. ) may be formed from a film. First guide 1! After patterning the film d1 by photo processing, the N'' layer do is removed using the same photo processing mask or using the first conductive film dl as a mask.In other words, the N1 layer do remaining on the i layer AS is removed. The portions other than the first conductive film d1 are removed by self-line. At this time, the N1 layer dO is etched to remove its entire thickness, so the first layer AS is also etched to some extent on its surface. The degree of this can be controlled by the etching time. After that, the second conductive film d2 is formed by aluminum sputtering to a film thickness of 3000 to 4000 [A] (in this example, a film thickness of about 3000 [A]). ).The aluminum film has less stress than the chromium film, and can be formed thicker than the chromium film.
It is configured to reduce the resistance values of DI, drain electrode SD2, and video signal line DL. In addition to the aluminum film, the second conductive 1t film d2 may be formed of an aluminum film containing silicon (Si) or copper (Cu) as an additive. A third conductive film d3 is formed after patterning the second conductive film d2 using a photographic processing technique. This third conductive film d3 is a transparent conductive film 11Q (Indium) formed by sputtering.
-Tin-Oxide I To: Consists of nesa film),
Film thickness of 1,000 to 2,000 people (in this example, 1
It is formed with a film thickness of about 200 [A]. This 3rd part 1
The lt film d3 is a source electrode SDI, a drain electrode St)
2 and the video signal line DL, and also constitutes the transparent pixel electrode ITOI. Source electrode SD
Part 1 of I! Film d1, first conductor of drain electrode SD2@
Each of the films d1 has a second conductor gd2 and a third conductor 1! of the upper layer.
Compared to the film d3, it has penetrated much further inward (into the channel region). In other words, the first conductive film di in these parts is configured to be able to define the gate length L of the thin film transistor TPT independently of the layers d2 and d3. As described above, the source electrode SDI is connected to the transparent pixel electrode IT.
Connected to OI. The source electrode SDI has a step shape of the i-type semiconductor layer AS (the thickness of the first conductive film gl, the thickness of the N2 layer d
It is configured along a step corresponding to the sum of the film thickness of the i-type semiconductor layer As and the film thickness of the i-type semiconductor layer As. Specifically, the source electrode SDI includes a first conductor 1twXdl formed along the step shape of the i-type semiconductor layer AS, and a first conductor 1tw
! A second conductive film d2 is formed on the upper part of the film dl in a smaller size than that on the side connected to the transparent pixel electrode ITOI.
And, the first conductor 1 exposed from this second conductive film! The second conductive film d2 of the source electrode SDI is an i-type semiconductor because the chromium film of the first conductive film di cannot be formed thickly due to increased stress. Since the step shape of layer AS cannot be overcome, this i
It is configured to overcome the type semiconductor layer AS. In other words, the step coverage is improved by forming the second conductor @gd2 thickly. Since the second conductive film d2 can be formed thickly, it greatly contributes to reducing the resistance value of the source electrode SDI (the same applies to the drain electrode SD2 and the video signal line DL). The third conductive film d3 has the second conductive film g$d
Since the step shape caused by the i-type semiconductor layer AS of No. 2 cannot be overcome, the second conductive film d2 is configured to be connected to the exposed ml conductive gdl by reducing the size of the second conductive film d2. The first conductive film dl and the third conductive film d3 are
Not only is the adhesiveness good, but the step shape of the connecting portion between the two is small, so that the connection can be made reliably. <Pixel Electrode ITOI> The transparent pixel electrode ITOI is provided for each pixel, and the six transparent pixel electrodes ITOI, which constitute one of the pixel electrodes of the liquid crystal display section, are divided into N! It is divided into three transparent pixel electrodes (divided transparent pixel electrodes) El, E2, and E3 corresponding to each of the Ii transistors TPT1 to TFT3. The transparent pixel electrodes El-E3 are each connected to the source electrode SDI of the thin film transistor TPT. Each of the transparent pixel electrodes E1 to E3 is patterned to have substantially the same area. in this way,
The RW9 transistor TFT of one pixel is divided into a plurality of thin film transistors TPTi-TFT3, and each of the divided transparent pixel electrodes E1 to E3 is connected to each of the divided thin film transistors TFTI-TFT3. Even if a part of the pixel (for example, TFTI) becomes a point defect, it is no longer a point defect when looking at the entire pixel (T
(FT2 and TFT3 are not defects), the probability of point defects can be reduced, and the defects can be made difficult to see. In addition, by configuring each of the divided transparent pixel electrodes E1 to E3 of the pixel to have substantially the same area, each of the transparent pixel electrodes E1 to E3 and the common transparent pixel i-pole ITO2 can be separated. The liquid crystal volume ffl (Cpix) can be made uniform. <Protection gpsvi>j'ljl transistor TFT and transparent pixel electrode ITOI
A protective:J film PSVI is provided on top. Protection [P
SV1 is mainly formed to protect the thin film transistor TPT from moisture, etc., and a material having high transparency and good moisture resistance is used. Ho. l[PSVl is formed of, for example, a silicon oxide film or a silicon nitride film formed by plasma CVD, and is formed to have a film thickness of about sooo[A]. <Common electrode ITO2> The common transparent pixel M1 pole ITO2 is connected to the lower transparent glass substrate S
Transparent pixel electrode ITOI provided for each pixel on the UB l side
The optical state of the liquid crystal changes in response to the potential difference (electric field) between each pixel electrode ITOI and the common electrode IT○2. This common transparent pixel electrode ITO2 has a common voltage V
It is arranged so that a cow is applied. The common voltage vcow is a low-level drive voltage Vdmin and a high-level drive voltage Vdm applied to the video signal line DL.
This is the intermediate potential between ax and ax. <Color Filter FIL> The color filter FIL is constructed by coloring a dyed base material made of a resin material such as an acrylic resin with a dye. The color filter FIL is formed in a dot shape for each pixel at a position facing the pixel (Fig. 7), and is dyed differently (Fig. 7 shows the third conductive film layer d3 and the color filter layer FIL in Fig. 3). (The R, G, and B filters are each 45° and 135°, with cross hatching). As shown in FIG. 6, the color filter FIL is formed thick so as to cover the entire pixel electrode ITOI (El-E3), and the light shielding film BM is formed so as to overlap the color filter FIL and the edge portion of the pixel electrode ITOI. It is formed inside the periphery of the electrode ITOI. Color filter FIL can be formed as follows. First, a dyed base material is formed on the surface of the upper transparent glass substrate SUB2, and the dyed base material other than the red filter forming area is removed using photolithography technology. Thereafter, the dyed base material is dyed with a red dye and subjected to a fixing treatment to form a red filter R. Next, a green filter G and a blue filter B are sequentially formed by performing similar steps. The protection JIPSV2 is provided to prevent the dyes used to dye the color filters FIL into different colors from leaking into the liquid crystal LC. The protective film PSV2 is, for example,
Shaped with transparent resin materials such as acrylic resin and epoxy resin. has been completed. <<Pixel Arrangement>>8; As shown in FIGS. 3 and 7, a plurality of pixels of the liquid crystal display section 1 are arranged in the same column direction as the direction in which the scanning signal line GL extends, and are arranged in pixel columns XI, X2, X3, X4,...
・Constitutes each of the following. Each pixel row X1, X2, X3,
Each pixel of X4, . . . is a thin film transistor TFT.
The I-TFT 3 and the transparent pixel electrode El-E3 are arranged in the same position. In other words, odd pixel rows X I ,X
Each pixel of 3, . . . is an N-film transistor TPT.
l~The arrangement position of TFT3 is on the right side, transparent pixel electrode E1~
E3 is placed on the left side. Odd pixel row XI
、． Even-numbered pixel columns X adjacent to each of X3, . . . in the row direction
Each pixel of 2, X4, ... is an odd pixel column XI,
The pixels of each of the pixel columns X2, In the pixel, thin film transistors TPT1 to TFT3 are arranged on the left side, and transparent pixel electrodes El to E3 are arranged on the right side. Then, each pixel in the pixel columns X2, X4, . ing. In other words, each pixel interval of pixel row X is 1.0
(1.0 pitch), the next pixel row X has each pixel interval of 1.0, and the pixel row
．． They are shifted by 5 pixel intervals (0.5 pitch). The video signal line DL extending between each pixel in the row direction is connected to each fi! It is arranged to extend in the column direction by a half pixel interval (0.5 pitch) between 17 pixel rows X. As a result, as shown in FIG. 7, the pixels in the previous pixel row The pixels on which color filters are formed (for example, the pixels on which red filter R is formed in pixel row Become. Color filter FIL
The RGB triangular arrangement structure can improve the mixing of each color, so it can improve the resolution of color images. Moreover, since the video signal line DL extends in the column direction by only half a pixel interval between each pixel column X, it does not intersect with the adjacent video signal line DL. Therefore, video signal line D
It is possible to eliminate the routing of L and reduce its occupied area, and it is also possible to eliminate the detour of the video signal line DL and eliminate the multilayer wiring structure. <Equivalent circuit of the entire display panel> The equivalent circuit of this liquid crystal display device is shown in Figure 8. X i
G, X i +l G,... is the green filter G
This is the video signal line DL connected to the pixel where .
XiB, Xi+IB, . . . are video signal lines DL connected to the pixels in which the blue filter B is formed. Xi+
lR, Xi+2R, . . . are video signal lines DL connected to pixels in which the red filter R is formed. These video signal lines DL are selected by the video signal drive circuit, Y
f is the scanning signal ilGL that selects the pixel column X1 shown in FIGS. 3 and 7.6Similarly, Yi+1, Yi+2,
. . . are scanning signal lines GL that select each of the pixel columns X2, X3, . These scanning signal lines GL
is connected to the vertical scanning circuit. Structure of additional capacitance Cadd> Each of the transparent pixel electrodes El-E3 is connected to a thin film transistor T.
At the end opposite to the end connected to the PT, it is bent into an L-shape so as to overlap the adjacent scanning signal line OL. As is clear from FIG. 2C, this superposition is such that each of the transparent pixel electrodes El-E3 is connected to one electrode PL.
2, and the adjacent scanning signal line G. A holding capacitor element (electrostatic capacitor element) Cadd is configured with L as the other electrode PLI. The dielectric film of this storage capacitor element C add is . Insulation 1 used as gate insulating film of uM transistor TPT
It is composed of the same layer as 12GI. Holding capacity Cadd
As is clear from FIG. 4, is formed in the part where the width of the first layer g1 of the gate line GL is widened. Note that the portion of the layer gl that intersects with the drain line DL is made thin in order to reduce the probability of short circuit with the drain line. Each of the transparent pixel electrodes E1 to E3 and the capacitor electrode line (g1) overlapped to form the storage capacitor element C add
The part between the source tlLW! Similar to SDI, transparent Il! J element? In order to prevent the It electrode ITOI from disconnecting, the first conductive film d1 and the second
An island region made of a conductive film d2 is provided. This island region is configured to be as small as possible so as not to reduce the area (aperture ratio) of the transparent pixel electrode ITOI. <<Equivalent circuit of additional capacitance Cadd and its operation>> The equivalent circuit of the pixel shown in Fig. 2A is shown in Fig. 9. In FIG. 9, Cgs is a parasitic capacitance formed between gate [mGT and '/-, l[isDl] of the thin film transistor TFT. The dielectric film of the parasitic capacitance Cgs is an insulating film CI. Cp
ix is a liquid crystal capacitance formed between the transparent pixel electrode ITOI (PIX) and the common transparent pixel electrode ITO2 (COM). The dielectric film of liquid crystal capacitor Cpix is liquid crystal LC, protective film psv
i and the alignment films ORI 1 and ORI 2. Vlc is a midpoint potential. The storage capacitor element Cadd functions to reduce the influence of the gate potential change ΔVg on the midpoint potential (pixel electrode potential) Vlc when the TFT switches. Expressing this situation using the formula, ΔV lc − {(Cgs/ (Cgs+Cadd+
Cpix)) xΔVg. Here, △vlC is ∆V
It represents the change in midpoint potential due to g. This change ΔVI
C causes a DC component applied to the liquid crystal, but the retention capacity ii
The larger Cadd is, the smaller its value can be. Further, the holding capacitor C add also has the effect of lengthening the discharge time, so that video information is stored for a long time after the TPT is turned off. The reduction of the DC component applied to the liquid crystal LC is
It is possible to improve the lifespan of the LCD screen and reduce so-called burn-in, in which the previous image remains when switching between LCD screens. As mentioned above, since the gate electrode GT is made large enough to completely cover the semiconductor layer AS, the overlapping area with the source/drain electrodes SDI and SD2 increases, and therefore the parasitic capacitance Cgs increases, and the midpoint potential Vlc becomes lower than that of the gate electrode. This has the opposite effect of becoming more susceptible to the influence of the (scanning) signal Vg. However, by providing the holding volume fficadd, this disadvantage can also be eliminated. The storage capacitance of the storage capacitance element Cadd is 4 to 8 times the liquid crystal capacitance Cpix (4-Cp
ix< Cadd(8・Cpix), superposition capacitance Cg
8-32 times (8-Cgs<Cadd<3
Set it to a value of about 2.Cgs). How to connect additional capacitance ficadd electrode wire〉Capacity m? ! ! The last-stage scanning signal line GL (or first-stage scanning signal line OL), which is used only as a polar line, is connected to the common transparent pixel electrode (Vcom) IT○2, as shown in FIG. As shown in FIG. 2B, the common transparent pixel electrode ITO2 is connected to an external lead wire at the periphery of the liquid crystal display device using a silver paste material SIL. Moreover, part of the conductive layer (gl and g2) of this external wiring is connected to the scanning signal line GL.
It consists of the same manufacturing process. As a result, the final stage capacitor electrode line GL can be easily connected to the common transparent pixel electrode ITO2. Or, as shown by the dotted line in Figure 8, the capacitance m electrode wire GL of the final stage (first stage) is
It may be connected to the scanning signal line GL of. Note that this connection can be made by internal wiring within the liquid crystal display section or external wiring. (DC cancellation by additional capacitance Cadd scanning signal) This liquid crystal display device is based on the DC cancellation method (DC cancellation method) described in Japanese Patent Application No. 62-95125 previously filed by the applicant. Diagram (time chart)
As shown in the figure, by controlling the drive voltage of the scanning fg line DL, the DC component applied to the liquid crystal LC can be further reduced. In FIG. 1O, Vi is the drive voltage of an arbitrary scanning signal line GL, Vi+1 is the drive voltage of the next scanning signal line GL, and Vee is the low-level drive voltage Vdmin, Vd applied to the scanning signal line OL.
d is a high-level drive voltage V d wax applied to the video signal line DL. The voltage change ΔV of the midpoint potential VIC (see FIG. 9) at each time L=t−L. ~△
V. becomes as follows. 1=1, :△V,=-(Cgs
/C)・V2t=t, : △V,=+(Cgs/
C)・(V 1 +V 2) −(Cadd/C)・V
2 1=1, :△V,=-(Cgs/C)・V 1 +(C
add/C)・(V1+V2) 1=1,:△V. =-(Cadd/C)・V 1, total pixel capacitance: C = Cgs+ Cpix+
Cadd Here, if the drive voltage applied to the scanning signal line OL is sufficient (see below)

【注１参照）％液晶ＬＣに加わる直流電圧
は、 ΔＶ．＋ΔＶ，＝（Ｃ：ａｄｄ−Ｖ２−Ｃｇｓ−Ｖ　１
）／Ｃとなるので、Ｃａｄｄ−Ｖ　２　＝　Ｃｇｓ−　
Ｖ　ｌとすると、液晶ＬＣに加わる直流電圧はＯになる
．［注１時刻ｔ９、【，で走査線Ｖｉの変化分が中点電
位Ｖｌｃに影響を及ぼすが、Ｌ１〜ｔ．の期間に中点電
位Ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位
にされる（映像信号の十分な書き込み）．液晶にかかる
電位はＴＰＴがオフした直後の電位でほぼ決定される（
ＴＰＴオフ期間がオン期間より圧倒的に長い）．従って
、液晶にかかる直流分の計算は、期間ｔ１〜Ｌ．はほぼ
無視でき、ＴＰＴがｆｉ″″Ｖ直後一電位、即ち時刻［
．、ｔ．におけるｊ昂波時ｃノ）影警を７７えれば良い
。なお、映像信号Ｖ１はフ！゛−ム毎．或はライン毎に
極性が反転し、映像信号そのものによる直流分は零とさ
れている．つまり、直流相殺力式は、重ね合せ容ＪＪｉ
Ｃｇｓによる中点電位Ｖｌｃの引き込みによる低下分を
、保持容量素子Ｃ　ａｄｄ及び次段の走査信号線ＧＬ（
容風電極線）に印加される駆動電圧によって押し上げ、
液晶ＬＣに加わる直流成分を極めて小さくすることがで
きる。この結果、液晶表示装置は液晶ＬＣの寿命を向上
することができる。勿論、遮光効果を上げるためにゲー
トＧＴを大きくした場合、それに伴って保持容量Ｃａｄ
ｄの値を大きくすれば良い． 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である． 例えば、本実施例では、上部透明ガラス基板３　ｊＪ　
ｆ．％，　：ｌ　：’，；．、而イノ３　＞，：ｋ；　
，”：Ｂ　Ｍを５、ｙ（＜６Ｐ所の，Ｊ７、ｏ８冫択的
に［１．１　，ｌ−，　ＱノＥ　’Ａ：設ε”フたが　
土部透（：ｆ３　，，，ｊ　ソスｊｊ、ζイ１，Ｓ　Ｌ
Ｉ　Ｆｊ　；ソつ全面に囲凸ＵＥを股けχち土；、こオ
Ｉにより工程を簡略化できる。また、ガうλ基板表而（
一凹凸ＵＣを設けるのに，エッチンシ゛により．．′５
ラス基板自体に凹凸を付けたり、後（“硬化する液体を
コーティングして凹凸を設けたりしたが、その他の方法
、例えば細かい粒状体をガラス基板表面に設けその上に
遮光ＭＢＭを設けてもよい。 また、本実施例ではゲート電極形成→ゲート絶縁膜形成
一半導体層形成→ソ・−ス・ドレインナ極形成の逆スタ
ガ構造を示したが，上下関係又は作る順番がそれと逆の
スタガ構造でも本発明は不効である。 〔発明の効果】 以上説明したように、本発明の液晶表示装ｒ７″は、表
示画面側から入射し、た外光が金ＩＡ膜から成る遮光膜
に当っても直接反射しないので、反射光によるコントラ
ストの低十を抑えることができ、表示品質を向上できる
．[See Note 1)% The DC voltage applied to the liquid crystal LC is ΔV. +ΔV,=(C:add-V2-Cgs-V1
)/C, so Cadd-V 2 = Cgs-
If V l, the DC voltage applied to the liquid crystal LC will be O. [Note 1 At time t9, [, the change in scanning line Vi affects the midpoint potential Vlc, but at time t9, [,] During the period, the midpoint potential Vlc is set to the same potential as the video signal potential through the signal line Xi (sufficient writing of the video signal). The potential applied to the liquid crystal is almost determined by the potential immediately after the TPT is turned off (
The TPT off period is overwhelmingly longer than the on period). Therefore, calculation of the DC component applied to the liquid crystal is performed during the period t1 to L. can be almost ignored, and TPT is at one potential immediately after fi″″V, that is, time [
．． , t. 77. Note that the video signal V1 is F! Each time. Alternatively, the polarity is reversed for each line, and the DC component due to the video signal itself is assumed to be zero. In other words, the DC canceling force formula is the superposition capacity JJi
The decrease due to the drawing of the midpoint potential Vlc by Cgs is applied to the storage capacitor element C add and the next stage scanning signal line GL (
Push up by the driving voltage applied to the electrode wire)
The direct current component applied to the liquid crystal LC can be made extremely small. As a result, the life of the liquid crystal LC of the liquid crystal display device can be improved. Of course, if the gate GT is made larger to improve the light shielding effect, the holding capacitance Cad will increase accordingly.
Just increase the value of d. As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Of course. For example, in this embodiment, the upper transparent glass substrate 3 jJ
f. %, :l :',;. , and Ino3 >, :k;
,": B M5, y (<6P, J7, o8 optionally [1.1, l-, Q no E 'A: set ε"
Toru Dobe (:f3,,,j Sosujj, ζi1, S L
The process can be simplified by straddling the surrounding convex UE over the entire surface. Also, the λ substrate representation (
To provide one unevenness UC, etching is used. ．． '5
The glass substrate itself may be made uneven, or the surface of the glass substrate may be coated with a hardening liquid to provide the unevenness, but other methods may also be used, for example, fine granules may be placed on the surface of the glass substrate and a light-shielding MBM may be provided thereon. In addition, although this example shows an inverted staggered structure in which gate electrode formation → gate insulating film formation, semiconductor layer formation → source/drain electrode formation, the present invention can also be applied to a staggered structure in which the vertical relationship or the order of formation is reversed. The invention is invalid. [Effects of the Invention] As explained above, the liquid crystal display device r7'' of the present invention has the ability to prevent external light from entering from the display screen side and hitting the light-shielding film made of the gold IA film. Since it does not reflect directly, it is possible to suppress low contrast caused by reflected light and improve display quality.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の実施例Ｉであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の要部断
面図（第２Ａ図のＩ［Ｂ−ｎＢ切断線で切った部分とシ
ール部周辺部の断面図）、第２Ａ図は、液晶表示部の一
画素を示す要部平面図、 第２Ｂ図は、第２Ａ図のｎｃ−ｎｃ切断線における断面
図、 第３図は、前記第２Ａ図に示す画素を複数配置した液晶
表示部の要部平面図、 第４図乃至第６図は、前記第２Ａ図に示す画素の所定の
層のみを描いた平面図、 第７図は、前記第３図に示す画素電極層とカラーフィル
タ層のみとを重ね合せた状態における要部平面図、 第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、ｔＪＳ９図は、
第２Ａ図に記載される画素の等価回路図、 第１０図は、直流相殺方式による走査信号線の駆動電圧
を示すタイムチャートである。 図中％ＵＥ・・・凹凸、ＳＯＢ・・・透明ガラス基板、
ＧＬ・・・走査信号線、ＤＬ・・・映像信号線．ＧＩ・
・・絶縁膜、ＧＴ・・・ゲート電極、ＡＳ・・・ｉ型半
導体層、ＳＤ・・・ソース電極又はドレイン電極、ＰＳ
ｖ・・・保護膜、ＬＳ・・・遮光膜、ＬＣ・・・液晶、
ＴＰＴ・・・薄膜トランジスタ、ＩＴＯ・・・透明電極
、ｇ，ｄ・・・導電膜、Ｃａｄｄ・・・保持容量素子、
Ｃｇｓ・・・重ね合せ容量，Ｃｐｉｘ・・・液晶容量で
ある（英文字の後の数字の添（ク 第９図 ＶＬｃ ｔｌ ｔ２　ｔｊ　ｔ４FIG. 1 is a cross-sectional view of the main parts of the liquid crystal display section of an active matrix color liquid crystal display device according to Embodiment I of the present invention (the section cut along the line I[B-nB in FIG. 2A and the seal section). 2A is a plan view of a main part showing one pixel of the liquid crystal display section, FIG. 2B is a sectional view taken along the NC-NC cutting line in FIG. 2A, and FIG. 2A is a plan view of a main part of a liquid crystal display section in which a plurality of pixels are arranged; FIGS. 4 to 6 are plan views depicting only predetermined layers of pixels shown in FIG. 2A; FIG. FIG. 8 is an equivalent circuit diagram showing a liquid crystal display section of an active matrix color liquid crystal display device, tJS9. The diagram is
FIG. 2A is an equivalent circuit diagram of the pixel shown in FIG. 2A, and FIG. 10 is a time chart showing the driving voltage of the scanning signal line using the DC cancellation method. In the figure, %UE: unevenness, SOB: transparent glass substrate,
GL...scanning signal line, DL...video signal line. G.I.
...Insulating film, GT...gate electrode, AS...i-type semiconductor layer, SD...source electrode or drain electrode, PS
v...protective film, LS...light shielding film, LC...liquid crystal,
TPT... thin film transistor, ITO... transparent electrode, g, d... conductive film, Cadd... storage capacitor element,
Cgs...Superimposed capacitance, Cpix...Liquid crystal capacitance (addition of numbers after alphabetic characters (Fig. 9) VLc tl t2 tj t4

Claims (1)

【特許請求の範囲】[Claims] １、第１の透明基板と第２の透明基板とを液晶を間に介
して重ね合わせ、上記両基板の少なくとも一方に反射率
の高い遮光膜を設けた液晶表示装置において、上記遮光
膜を設ける箇所の上記透明基板表面に凹凸を設けたこと
を特徴とする液晶表示装置。1. In a liquid crystal display device in which a first transparent substrate and a second transparent substrate are stacked with a liquid crystal interposed therebetween, and a light shielding film having a high reflectance is provided on at least one of the two substrates, the light shielding film is provided. A liquid crystal display device characterized in that the surface of the transparent substrate is provided with irregularities at certain locations.