JP2784027B2 - Liquid crystal display - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION 【産業上の利用分野】[Industrial applications]

本発明は、液晶表示装置、特に、薄膜トランジスタ等
を使用したアクティブ・マトリクス方式の液晶表示装置
に関する。The present invention relates to a liquid crystal display device, particularly to an active matrix type liquid crystal display device using thin film transistors and the like.

【従来の技術】[Prior art]

アクティブ・マトリクス方式の液晶表示装置は、マト
リックス状に配列された複数の画素電極の各々に対応し
て非線形素子（スイッチング素子）を設けたものであ
る。各画素における液晶は理論的には常時駆動（デュー
ティ比1.0）されているので、時分割駆動方式を採用し
ている、いわゆる単純マトリクス方式と比べてアクティ
ブ方式はココントラストが良く、特にカラーでは欠かせ
ない技術となりつつある。スイッチング素子として代表
的なものとしては薄膜トランジスタ（TFT）がある。 液晶表示部の各画素は、隣接する２本の走査信号線
（ゲート信号線または水平信号線とも称す）と隣接する
２本の映像信号線（ドレイン信号線または垂直信号線と
も称す）との交差領域内に配置されている。走査信号線
は、列方向（水平方向）に延在し、かつ、行方向（垂直
方向）に複数本配置されている。一方、映像信号線は、
走査信号線と交差する行方向に延在し、かつ、列方向に
複数本配置されている。 液晶表示部は、第１の透明ガラス基板上に薄膜トラン
ジスタおよび透明画素電極、薄膜トランジスタの保護
膜、液晶分子の向きを設定するための配向膜が順次設け
られた第１の基板と、第２の透明ガラス基板上にカラー
フィルタ、カラーフィルタの保護膜、共通透明画素電
極、配向膜が順次設けられた第２の基板と、両基板の各
配向膜の間に封入された液晶と、該液晶の封止部材（シ
ール部材）とによって構成されている。 液晶表示部は、上記第１の基板と、上記第２の基板と
を別々に作製し、両基板の互いの配向膜が向き合うよう
に、両基板間にスペーサ材を介在させることにより所定
の間隔を置いて重ね合わせ、両基板間に液晶封入口から
液晶を封入し、液晶封入口を除く第１および第２の基板
の縁周囲全体に沿って設けられるシール部材によって封
止することによって組み立てられる。なお、第１の基板
側（あるいは第２の基板側）には、バックライトが配置
される。 上記のように、各画素（ピクセル）は、主として、液
晶、この液晶を介在させて配置された透明画素電極と共
通透明画素電極、薄膜トランジスタ、および所定の色で
染められたカラーフィルタで構成されている。透明画素
電極、薄膜トランジスタ、カラーフィルタのそれぞれ
は、各画素ごとに設けられている。また、薄膜トランジ
スタのソース電極、ドレイン電極のうち一方の電極は、
透明画素電極に接続され、もう一方の電極は、映像信号
線に接続され、かつ、ゲート電極は、走査信号線に接続
されている。 各画素の薄膜トランジスタは、画素内において複数に
分割されている。各薄膜トランジスタは、それぞれ実質
的に同一寸法（チャンネル長と幅が同じ）で構成されて
いる。また、両者の複数に分割された薄膜トランジスタ
のそれぞれに対応して、透明画素電極も同数に分割され
ている。分割された各透明画素電極は、それぞれ薄膜ト
ランジスタのソース電極に接続されている。 このように、１画素の薄膜トランジスタを複数に分割
し、この複数に分割された薄膜トランジスタのそれぞれ
に複数に分割した透明画素電極のそれぞれを接続するこ
とにより、分割された一部分（例えば、１つの薄膜トラ
ンジスタ）が点欠陥になっても、画素全体でみれば点欠
陥でなくなる（残った薄膜トランジスタが欠陥でない）
ので、点欠陥の確率を低減することができ、また欠陥を
見にくくすることができる。 また、画素の分割された各透明画素電極のそれぞれを
実質的に同一面積で構成することにより、透明画素電極
のそれぞれと共通透明画素電極とで構成されるそれぞれ
の液晶容量を均一にすることができる。 なお、TFTを使用したアクティブ・マトリックス液晶
表示装置は、例えば「冗長構成を採用した12.5型アクテ
ィブ・マトリクス方式カラー液晶ディスプレイ」、日経
エレクトロニクス、193〜210頁、1986年12月15日、日経
マグロウヒル社発行、で知られている。なお、ゲート信
号線が垂直に分岐する部分に保持容量素子が構成される
公知例としては、特開昭63−309921号公報があるが、ゲ
ート信号線の水平に伸びる部分と垂直に分岐する部分の
双方に保持容量素子が構成される記載はない。 また、ゲート信号線が第１導電膜と第２導電膜の積層
膜よりなる公知例には特開昭61−93488号、特開昭62−2
74747号および特開昭61−29820号公報があるが、ゲート
信号線の第２導電膜の線幅が映像信号線との交差部にお
いて他の部分よりも細く形成される記載はない。An active matrix type liquid crystal display device has a non-linear element (switching element) provided for each of a plurality of pixel electrodes arranged in a matrix. Since the liquid crystal in each pixel is theoretically constantly driven (duty ratio 1.0), the active method has better co-contrast than the so-called simple matrix method that employs the time-division driving method, and is particularly necessary for color. It is becoming a technology that can not be done. A typical switching element is a thin film transistor (TFT). Each pixel of the liquid crystal display section has an intersection between two adjacent scanning signal lines (also called gate signal lines or horizontal signal lines) and two adjacent video signal lines (also called drain signal lines or vertical signal lines). It is located in the area. The scanning signal lines extend in the column direction (horizontal direction) and are arranged in a row direction (vertical direction). On the other hand, the video signal line
A plurality of lines extend in the row direction intersecting the scanning signal lines and are arranged in the column direction. The liquid crystal display section includes a first substrate on which a thin film transistor and a transparent pixel electrode, a protective film for the thin film transistor, and an alignment film for setting the direction of liquid crystal molecules are sequentially provided on a first transparent glass substrate; A second substrate in which a color filter, a protective film for a color filter, a common transparent pixel electrode, and an alignment film are sequentially provided on a glass substrate; a liquid crystal sealed between the alignment films of both substrates; And a stop member (seal member). The liquid crystal display section has a predetermined spacing by separately manufacturing the first substrate and the second substrate and interposing a spacer material between the two substrates so that the alignment films of the two substrates face each other. Are assembled by sealing the liquid crystal between the two substrates through the liquid crystal sealing opening between the two substrates, and sealing the seal with a sealing member provided along the entire periphery of the first and second substrates except for the liquid crystal sealing opening. . Note that a backlight is provided on the first substrate side (or the second substrate side). As described above, each pixel is mainly composed of liquid crystal, a transparent pixel electrode and a common transparent pixel electrode disposed with the liquid crystal interposed, a thin film transistor, and a color filter dyed with a predetermined color. I have. Each of the transparent pixel electrode, the thin film transistor, and the color filter is provided for each pixel. Further, one of a source electrode and a drain electrode of the thin film transistor is
The other electrode is connected to a video signal line, and the gate electrode is connected to a scanning signal line. The thin film transistor of each pixel is divided into a plurality in the pixel. Each thin film transistor has substantially the same dimensions (the same channel length and width). In addition, the transparent pixel electrodes are also divided into the same number corresponding to each of the two divided thin film transistors. Each of the divided transparent pixel electrodes is connected to a source electrode of the thin film transistor. As described above, a thin film transistor of one pixel is divided into a plurality of thin film transistors, and each of the plurality of divided thin film transistors is connected to each of the plurality of divided transparent pixel electrodes, thereby forming a divided portion (for example, one thin film transistor). Is a point defect, it is not a point defect in the whole pixel (the remaining thin film transistor is not a defect)
Therefore, the probability of a point defect can be reduced, and the defect can be made difficult to see. Further, by forming each of the divided transparent pixel electrodes of the pixel with substantially the same area, it is possible to make the respective liquid crystal capacitances formed of each of the transparent pixel electrodes and the common transparent pixel electrode uniform. it can. Note that an active matrix liquid crystal display device using a TFT is, for example, "12.5 type active matrix color liquid crystal display employing a redundant configuration", Nikkei Electronics, pp. 193-210, December 15, 1986, Nikkei McGraw-Hill, Inc. Issued, known in. Japanese Patent Application Laid-Open No. 63-309921 discloses a known example in which a storage capacitor is formed in a portion where a gate signal line branches vertically, and a portion in which a gate signal line extends horizontally and a portion in which the gate signal line branches vertically. There is no description that a storage capacitance element is configured in both of them. Known examples in which a gate signal line is formed of a laminated film of a first conductive film and a second conductive film are disclosed in JP-A-61-93488 and JP-A-62-288.
No. 74747 and JP-A-61-29820, there is no description that the line width of the second conductive film of the gate signal line is formed to be narrower at the intersection with the video signal line than other portions.

【発明が解決しようとする問題点】[Problems to be solved by the invention]

透明画素電極は、隣のゲート信号線と一部重なるよう
に配置されている。この重ね合わせは、この透明画素電
極を一方の電極とし、隣のゲート信号線を他方の電極と
する保持容量素子（静電容量素子）を構成している。こ
の保持容量素子の誘電体膜は、例えば薄膜トランジスタ
のゲート絶縁膜を設けるときに、同一の絶縁層から構成
される。この保持容量は、薄膜トランジスタがスイッチ
ングするとき、画素電極電位（中点電位）に対するゲー
ト電極電位の変化の影響を低減するためのものである。
この中点電位の変化分は、液晶に加わる直流成分の原因
となるが、保持容量を大きくすればする程、その値を小
さくすることができる。液晶に印加される直流成分の低
減は、液晶の寿命を向上させ、かつ、液晶表示画面の切
り替え時に前の画像が残るいわゆる焼き付きや、黒むら
の発生を低減することができる。また、保持容量は、放
電時間を長くする作用もあり、薄膜トランジスタがオフ
した後の映像情報を長く蓄積する。しかし、従来の液晶
表示装置では、保持容量が十分とは言えない。 また、従来の液晶表示装置の構成ではゲート信号線を
積層膜で形成した場合、第１導電膜と第２導電膜の片側
の縁部が一致してゲート信号線が形成する段差が大きく
なり映像信号線が断線するのを防止するために、第１導
電膜の幅を第２導電膜よりも広く形成する必要があった
ので、配線面積が拡大し、開口率を損なう問題があっ
た。 本発明の目的は、開口率が大きく、表示品質の良好な
液晶表示装置を提供することにある。The transparent pixel electrode is arranged so as to partially overlap the adjacent gate signal line. This superimposition constitutes a storage capacitor element (capacitance element) in which the transparent pixel electrode is used as one electrode and the adjacent gate signal line is used as the other electrode. The dielectric film of the storage capacitor element is formed of the same insulating layer when a gate insulating film of a thin film transistor is provided, for example. This storage capacitor is for reducing the influence of a change in the gate electrode potential on the pixel electrode potential (midpoint potential) when the thin film transistor switches.
This change in the midpoint potential causes a DC component applied to the liquid crystal, but the value can be reduced as the storage capacitance is increased. The reduction of the DC component applied to the liquid crystal can improve the life of the liquid crystal and reduce the occurrence of so-called burn-in or black unevenness in which the previous image remains when the liquid crystal display screen is switched. Further, the storage capacitor also has a function of extending the discharge time, and stores video information after the thin film transistor is turned off for a long time. However, the storage capacity of the conventional liquid crystal display device cannot be said to be sufficient. In addition, in the configuration of the conventional liquid crystal display device, when the gate signal line is formed of a laminated film, the edges of the first conductive film and the second conductive film on one side coincide with each other, so that the step formed by the gate signal line is increased, and In order to prevent disconnection of the signal line, it is necessary to form the first conductive film wider than the second conductive film. Therefore, there is a problem that a wiring area is enlarged and an aperture ratio is deteriorated. An object of the present invention is to provide a liquid crystal display device having a large aperture ratio and good display quality.

【問題点を解決するための手段】 上記の目的を達成するために、本発明の液晶表示装置
は、一方の表面上に、一方に延びる複数のゲート信号線
と、該ゲート信号線と交差する方向に延びゲート信号線
と絶縁された複数の映像信号線と、隣接するゲート信号
線と隣接する映像信号線とで包囲された領域内に上記ゲ
ート信号線と、上記映像信号線と絶縁されて配置された
画素電極と、上記ゲート信号線と上記映像信号線との交
差部付近に配置されゲート電極が上記ゲート信号線に、
ドレイン電極が上記映像信号線に、ソース電極が上記画
素電極にそれぞれ接続された薄膜トランジスタを形成し
た第１の基板と、該第１の基板の一方の表面との対向面
に共通電極を形成した第２の基板と、該第２の基板と上
記第１の基板の間に設けられた液晶層とを具備し、上記
ゲート信号線が第１導電膜と第２導電膜の積層膜よりな
り、該第２導電膜が平面的に上記第１導電膜の領域内に
設けられ、上記第２導電膜の線幅が上記映像信号線との
交差部において他の部分よりも細く形成されていること
を特徴とする。 なお、本願において開示される発明のうち、代表的な
例を図面を用いて簡単に説明する。 第1A図は、本発明の液晶表示装置を説明するための透
明画素電極およびゲート信号線の構成の一例を示す概略
平面図、第11B図は、第1A図と比較して示す透明画素電
極およびゲート信号線を示す概略平面図である。また、
第1B図は、本発明の液晶表示装置を説明するための透明
画素電極の分割状態を示す概略平面図、第11B図は、第1
B図と比較して示す透明画素電極の分割状態を示す概略
平面図である。 第1A図、第11図において、GLはゲート信号線、DLは映
像信号線、TFT1、２は薄膜トランジスタ、ITO I、IIは
透明画素電極、Cadd1、２は保持容量素子（梨地で示
す）である。保持容量素子Cadd1は、図示のようにＬ字
形のゲート信号線GLに沿ってＬ字形に設けられているの
で、保持容量が大きい。さらに、保持容量素子Cadd2も
ゲート信号線GLの分岐部分の先端部に重ねて設けられて
いるので、保持容量がより大きくなっている。 また、第1B図、第11B図において、PIXELは画素、ITO
I、IIは透明画素電極、DVLは分割線、LGSは画素PIXELの
長い辺である。画素PIXELの形状が細長い形状（ここで
は矩形）をしており、透明画素電極ITO I、IIが複数
（ここでは２つ）に分割され、その分割線DVLが画素PIX
ELの長い辺LGSを横切るように分割されている。なおこ
こでは、TFT、ゲート信号線、保持容量等が図示省略さ
れている。TFTの位置、および保持容量を設けるため
に、分割線は多少変更されるが、ここでは分割線を簡略
化して示した。Means for Solving the Problems In order to achieve the above object, a liquid crystal display device of the present invention has a plurality of gate signal lines extending to one side on one surface and intersecting the gate signal lines. The plurality of video signal lines extending in the direction and insulated from the gate signal line, the gate signal line in a region surrounded by the adjacent gate signal line and the adjacent video signal line, and insulated from the video signal line The arranged pixel electrode, the gate electrode disposed near the intersection of the gate signal line and the video signal line, the gate electrode to the gate signal line,
A first substrate formed with a thin film transistor having a drain electrode connected to the video signal line and a source electrode connected to the pixel electrode, and a common electrode formed on a surface facing one surface of the first substrate. 2 substrate, and a liquid crystal layer provided between the second substrate and the first substrate, wherein the gate signal line comprises a stacked film of a first conductive film and a second conductive film, The second conductive film is provided planarly in the region of the first conductive film, and the line width of the second conductive film is formed to be narrower at the intersection with the video signal line than at other portions. Features. A representative example of the invention disclosed in the present application will be briefly described with reference to the drawings. FIG. 1A is a schematic plan view showing an example of the configuration of a transparent pixel electrode and a gate signal line for explaining the liquid crystal display device of the present invention, and FIG. 11B is a transparent pixel electrode shown in comparison with FIG. 1A. FIG. 3 is a schematic plan view showing a gate signal line. Also,
FIG. 1B is a schematic plan view showing a divided state of a transparent pixel electrode for explaining the liquid crystal display device of the present invention, and FIG.
FIG. 3 is a schematic plan view showing a divided state of a transparent pixel electrode shown in comparison with FIG. 1A and 11, GL is a gate signal line, DL is a video signal line, TFTs 1 and 2 are thin film transistors, ITO I and II are transparent pixel electrodes, Cadd 1 and 2 are holding capacitance elements (shown in satin). . The storage capacitance element Cadd1 is provided in an L-shape along the L-shaped gate signal line GL as shown in the figure, so that the storage capacitance is large. Further, since the storage capacitance element Cadd2 is also provided so as to overlap the tip of the branch portion of the gate signal line GL, the storage capacitance is further increased. 1B and 11B, PIXEL is a pixel, ITO
I and II are transparent pixel electrodes, DVL is a dividing line, and LGS is a long side of the pixel PIXEL. The pixel PIXEL has an elongated shape (here, rectangular), the transparent pixel electrodes ITO I and II are divided into a plurality (here, two), and the dividing line DVL is divided into the pixel PIX
It is divided across the long side LGS of the EL. Here, a TFT, a gate signal line, a storage capacitor and the like are not shown. Although the dividing line is slightly changed in order to provide the position of the TFT and the storage capacity, the dividing line is simplified here.

【作用】[Action]

本発明の液晶表示装置では、第1A図に示すように、水
平に伸びる上記ゲート信号線GLが各画素毎に垂直方向に
分岐する部分を有し、透明画素電極ITO1がゲート信号線
GLの水平に伸びる部分と垂直に分岐する部分の双方に重
なって配置され、この重なった部分で保持容量素子Cadd
1が構成されているので、保持容量を大きくすることが
できる。従って、薄膜トランジスタTFTがスイッチング
するとき、画素電極電位（中点電位）に対するゲート電
極電位の変化の影響を低減できるので、液晶に加わる直
流成分の値を小さくできる。その結果、液晶の寿命を向
上させ、かつ、液晶表示画面の切り替え時に前の画像が
残るいわゆる焼き付きや、黒むらの発生を低減すること
ができる。さらに、放電時間を長くすることができ、薄
膜トランジスタがオフした後の映像情報を長く蓄積する
ことができる。さらに、例えば、第11A図に示すような
構成では、ゲート信号線GLの分岐部分と隣接するゲート
信号線GL、およびゲート信号線GLのゲート電極を構成す
る部分と隣接するゲート信号線GLとが接近し（網線で示
す）、電気的短絡が生じやすかったが、第1A図に示す構
成では上記の隣接するゲート信号線GLどうしが離れてい
るので、電気的短絡が生じにくく、歩留りを向上させる
ことができる。 また、本発明の液晶表示装置では、第2A図および第４
図に示すように、ゲート信号線GLの第２導電膜g2の幅を
映像信号線DLとの交差部においてその幅が細くなってい
るため、ゲート信号線GLの第１導電膜g1との合わせずれ
が生じた場合にも、ゲート信号線GLと映像信号線DLとの
交差部では第１導電膜g1と第２導電膜g2の片側の縁部が
一致することがなく、ゲート信号線GLが形成する段差が
大きくなることがなく、ゲート信号線GL上に形成するゲ
ート絶縁膜GIが堆積不良を起こすことがない。またゲー
ト信号線GL上に形成する映像信号線DLが段差部で断線す
ることもないので液晶表示装置の製造歩留りを向上する
ことができる。 さらに第２導電膜g2の幅を映像信号線DLとの交差部以
外の部分では広く形成することによりゲート信号線GLの
配線抵抗を低減することができ、ゲート電極の駆動電圧
波形の歪が少なく、液晶表示装置の液晶品質を向上する
ことができる。 また第１導電膜g1の幅も交差部以外の部分では、第２
導電膜g2との合わせ裕度のために、広くする必要がない
ので、液晶表示装置の開口率を向上することができる。In the liquid crystal display device of the present invention, as shown in FIG. 1A, the gate signal line GL extending horizontally has a portion branched in the vertical direction for each pixel, and the transparent pixel electrode ITO1 is connected to the gate signal line.
The GL is disposed so as to overlap both the horizontally extending portion and the vertically branching portion.
Since 1 is configured, the storage capacity can be increased. Therefore, when the thin film transistor TFT switches, the influence of the change in the gate electrode potential on the pixel electrode potential (midpoint potential) can be reduced, so that the value of the DC component applied to the liquid crystal can be reduced. As a result, it is possible to improve the life of the liquid crystal and reduce the occurrence of so-called burn-in or black unevenness in which the previous image remains when the liquid crystal display screen is switched. Further, the discharge time can be lengthened, and video information after the thin film transistor is turned off can be accumulated for a long time. Further, for example, in the configuration as shown in FIG. 11A, the gate signal line GL adjacent to the branch portion of the gate signal line GL, and the gate signal line GL adjacent to the portion forming the gate electrode of the gate signal line GL are Although they approached each other (indicated by the shaded lines), electrical short-circuits were likely to occur. However, in the configuration shown in Fig. 1A, the adjacent gate signal lines GL were separated from each other, making it difficult for electrical short-circuits to occur and improving the yield. Can be done. Further, in the liquid crystal display device of the present invention, FIG.
As shown in the figure, since the width of the second conductive film g2 of the gate signal line GL is narrow at the intersection with the video signal line DL, the width of the second conductive film g2 can be adjusted to the width of the first conductive film g1 of the gate signal line GL. Even when a shift occurs, the edges of the first conductive film g1 and the second conductive film g2 do not coincide at the intersection of the gate signal line GL and the video signal line DL, and the gate signal line GL is The formed step does not become large, and the gate insulating film GI formed on the gate signal line GL does not cause deposition failure. Further, since the video signal line DL formed on the gate signal line GL does not break at the step, the manufacturing yield of the liquid crystal display device can be improved. Further, by forming the width of the second conductive film g2 wide in a portion other than the intersection with the video signal line DL, the wiring resistance of the gate signal line GL can be reduced, and the distortion of the drive voltage waveform of the gate electrode is reduced. In addition, the liquid crystal quality of the liquid crystal display device can be improved. Also, the width of the first conductive film g1 is the second width except for the intersection.
Since there is no need to increase the width due to the degree of matching with the conductive film g2, the aperture ratio of the liquid crystal display device can be improved.

【実施例】【Example】

以下、本発明の構成について、アクティブ・マトリク
ス式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 第2A図は本発明が適用されるアクティブ・マトリクス
方式カラー液晶表示装置の一画素とその周辺を示す平面
図であり、第2B図は第2A図のII B−II B切断線における
断面と表示パネルのシール部付近の断面を示す図であ
り、第2C図は第2A図のII C−II C切断線における断面図
である。また、第３図（要部平面図）には、第2A図に示
す画素を複数配置したときの平面図を示す。 《画素配置》 第2A図に示すように、各画素は、隣接する２本の走査
信号線（ゲート信号線又は水平信号線）GLと、隣接する
２本の映像信号線（ドレイン信号線又は垂直信号線）DL
との交差領域内（４本の信号線だ囲まれた領域内）に配
置されている。各画素は薄膜トランジスタTFT、画素電
極ITO1及び付加容量Caddを含む。走査信号線GLは、列方
向に延在し、行方向に複数本配置されている。映像信号
線DLは、行方向に延在し、列方向に複数本配置されてい
る。 《パネル断面全体構造》 第2B図に示すように、液晶層LCを基準に下部透明ガラ
ス基板SUB1側には薄膜トランジスタTFT及び透明画素電
極ITO1が形成され、上部透明ガラス基板SUB2側には、カ
ラーフィルタFIL、遮光用ブラックマトリクスパターンB
Mが形成されている。下部透明ガラス基板SUB1側は、例
えば、1.1［mm］程度の厚さで構成されている。 第2B図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板SUB1及びSUB2の左側縁部分で外部
引出配線の存在する部分の断面を示している。右側は、
透明ガラス基板SUB1及びSUB2の右側縁部分で外部引出配
線の存在しない部分の断面を示している。 第2B図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板SUB2側の共通透明画素電極IT
O2は、少なくとも一個所において、銀ペースト材SILに
よって、下部透明ガラス基板SUB1側に形成された外部引
出配線に接続されている。この外部引出配線は、前述し
たゲート電極GT、ソース電極SD1、ドレイン電極SD2の夫
々と同一製造工程で形成される。 配向膜ORI1及びORI2、透明画素電極ITO、共通透明画
素電極ITO、保護膜PSV1及びPSV2、絶縁膜GIの夫々の層
は、シール材SLの内側に形成される。偏光板POLは、下
部透明ガラス基板SUB1、上部透明ガラス基板SUB2の夫々
の外側の表面に形成されている。 液晶LCは、液晶分子の向きを制定する下部配向膜ORI1
及び上部配向膜ORI2の間に封入され、シール部SLよって
シールされている。 下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、遮光膜BM、カラーフィルタFIL、保護膜PSV2、共通
透明画素電極（COM）ITO2及び上部配向膜ORI2が順次積
層して設けられている。 この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。 《薄膜トランジスタTFT》 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように動作する。 各画素の薄膜トランジスタTFTは、画素内において２
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1及びTFT2で構成されている。薄膜トラ
ンジスタTFT1、TFT2の夫々は、実質的に同一サイズ（チ
ャンネル長と幅が同じ）で構成されている。この分割さ
れた薄膜トランジスタTFT1、TFT2の夫々は、主に、ゲー
ト電極GT、ゲート絶縁膜GI、ｉ型（真正、intrinsic、
導電型決定不純物がドープされていない）非晶質Si半導
体層AS、一対のソース電極SD1及びドレイン電極SD2で構
成されている。なお、ソース・ドレインは本来その間の
バイアス極性によって決まり、本表示装置の回路ではそ
の極性は動作中反転するので、ソース・ドレインは動作
中入れ替わると理解されたい。しかし以下の説明でも、
便宜上一方のソース、他方をドレインと固定して表現す
る。 《ゲート電極GT》 ゲート電極GTは、第４図（第2A図の層g1、g2及びASの
みを描いた平面図）に詳細に示すように、走査信号線GL
から垂直方向（第2A図及び第４図において上方向）に突
出する形状で構成されている（Ｔ字形状に分岐されてい
る）。ゲート電極GTは、薄膜トランジスタTFT1、TFT2の
夫々の形成領域まで突出するように構成されている。薄
膜トランジスタTFT1、TFT2の夫々のゲート電極GTは、一
体に（共通ゲート電極として）構成されており、走査信
号線GLに連続して形成されている。ゲート電極GTは、薄
膜トランジスタTFTの形成領域において大きい段差を作
らないように、単層の第１導電膜g1で構成する。第１導
電膜g1は、例えばスパッタで形成されたクロム（Cr）膜
を用い、1000［Å］程度の膜厚で形成する。 このゲート電極GTは、第2A図、第2B図及び第４図に示
されているように、半導体層ASを完全に覆うよう（下方
からみて）それより大き目に形成される。従って、基板
SUB1の下方に蛍光灯等のバックライトBLを取付けた場
合、この不透明のCrゲート電極GTが影となって、半導体
層ASにはバックライト光が当たらず、光照射による導電
現象すなわちTFTのオフ特性劣化は起きにくくなる。な
お、ゲート電極GTの本来の大きさは、ソース・ドレイン
電極SD1とSD2間をまたがるに最低限必要な（ゲート電極
とソース・ドレイン電極の位置当わせ余裕分も含めて）
幅を持ち、チャンネル幅Ｗを決めるその奥行き長さはソ
ース・ドレイン電極間の距離（チャンネル長）Ｌとの
比、即ち相互コンダクタンスgmを決定するファクタW/L
をいくつにするかによって決められる。 本実施例におけるゲート電極の大きさは勿論、上述し
た本来の大きさよりも大きくされる。 ゲート電極GTのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配線GLは単一の層で一体に
形成しても良く、この場合不透明導電材料としてSiを含
有させたA1、純A1、及びPdを含有させたA1等を選ぶこと
ができる。 《走査信号線GL》 前記走査信号線GLは、第１導電膜g1及びその上部に設
けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2は、例えば、スパッ
タで形成されたアルミニウム（Al）膜を用い、2000〜40
00［Å］程度の膜厚で形成する。第２導電膜g2は、走査
信号線GLの抵抗値を低減し、信号伝達速度の高速化（画
素の情報の書込特性向上）を図ることができるように構
成されている。 また、走査信号線GLは、第１導電膜g1の幅寸法に比べ
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状がゆるやかに
なっている。 また、本発明の液晶表示装置では、第2A図および第４
図に示すように、ゲート信号線GLの第２導電膜g2の幅を
映像信号線DLとの交差部においてその幅が細くなってい
るため、ゲート信号線GLの第１導電膜g1との合わせずれ
が生じた場合にも、ゲート信号線GLと映像信号線DLとの
交差部では第１導電膜g1と第２導電膜g2の片側の縁部が
一致することがなく、ゲート信号線GLが形成する段差が
大きくなることがなく、ゲート信号線GL上に形成するゲ
ート絶縁膜GIが堆積不良を起こすことがない。またゲー
ト信号線GL上に形成する映像信号線DLが段差部で断線す
ることもないので液晶表示装置の製造歩留りを向上する
ことができる。 さらに第２導電膜g2の幅を映像信号線DLとの交差部以
外の部分では広く形成することによりゲート信号線GLの
配線抵抗を低減することができ、ゲート電極の駆動電圧
波形の歪が少なく、液晶表示装置の表示品質を向上する
ことができる。 また第１導電膜g1の阻も交差部以外の部分では、第２
導電膜g2との合わせ裕度のために、広くする必要がない
ので、液晶表示装置の開口率を向上することができる。 また、水平に伸びるゲート信号線GLは、各画素毎に垂
直方向に分岐する部分を有する。 《ゲート絶縁膜GI》 絶縁膜GIは、薄膜トランジスタTFT1、TFT2の夫々のゲ
ート絶縁膜として使用される。絶縁膜GIは、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えば、プラズマCVDで形成された窒化珪素膜を用
い、3000［Å］程度の膜厚で形成する。 《半導体層AS》 ｉ型半導体層ASは、第４図に示すように、複数に分割
された薄膜トランジスタTFT1、TFT2の夫々のチャネル形
成領域として使用される。ｉ型半導体層ASは、アモーフ
ァスシリコン膜又は多結晶シリコン膜で形成し、約1800
［Å］程度の膜厚で形成する。 このｉ型半導体層ASは、供給ガスの成分を変えてSi₃N
₄ゲート絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもその装置から外部に露出することなく形成
される。また、オーミックコンタクト用のＰをドープし
たN⁺層d0（第2B図）も同様に連続して約400［Å］の厚
さに形成される。しかる後下側基板SUB1はCVD装置から
外に取り出され、写真処理技術により、N⁺層d0及びｉ層
ASは第2A図、第2B図及び第４図に示すように独立した島
にパターニングされる。 ｉ型半導体層ASは、第2A図及び第４図に詳細に示すよ
うに、走査信号線GLと映像信号線DLとの交差部（クロス
オーバ部）の両者間にも設けられている。この交差部ｉ
型半導体層ASは、交差部における走査信号線GLと映像信
号線DLとの短絡を低減するように構成されている。 《ソース・ドレイン電極SD1、SD2》 複数に分割された薄膜トランジスタTFT1、TFT2の夫々
のソース電極SD1とドレイン電極SD2とは、第2A図、第2B
図及び第５図（第2A図の層d1〜d3のみを描いた平面図）
で詳細に示すように、半導体層AS上に夫々離隔して設け
られている。 ソース電極SD1、ドレイン電極SD2の夫々は、N⁺型半導
体層d0に接触する下層側から、第１導電膜d1、第２導電
膜d2、第３導電膜d3を順次重ね合わせて構成されてい
る。ソース電極SD1の第１導電膜d1、第２導電膜d2及び
第３導電膜d3は、ドレイン電極SD2の夫々と同一製造工
程で形成される。 第１導電膜d1は、スパッタで形成したクロム膜を用
い、500〜1000［Å］の膜厚（本実施例では、600［Å］
程度の膜厚）で形成する。クロム膜は、膜厚を厚く形成
するとストレスが大きくなるので、2000［Å］程度の膜
厚を越えない範囲で形成する。クロム膜は、N⁺型半導体
層d0との接触が良好である。クロム膜は、後述する第２
導電膜d2のアルミニウムがN⁺型半導体層d0に拡散するこ
とを防止する、所謂バリア層を構成する。第１導電膜d1
としては、クロム膜の他に、高融点金属（Mo,Ti,Ta,W）
膜、高融点金属シリサイド（MoSi₂,TiSi₂,TaSi₂,WSi₂）
膜で形成してもよい。 第１導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜d1をマスクとしてN⁺
層d0が除去される。つまり、ｉ層AS上に残っていたN⁺層
d0は第１導電膜d1以外の部分がセルフアラインで除去さ
れる。このとき、N⁺層d0はその厚さ分は全て除去される
ようエッチされるのでｉ層ASも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い。 しかる後第２導電膜d2が、アルミニウムのスパッタリ
ングで3000〜4000［Å］の膜厚（本実施例では、3000
［Å］程度の膜厚）に形成される。アルミニウム膜は、
クロム膜に比べてストレスが小さく、厚い膜厚に形成す
ることが可能で、ソース電極SD1、ドレイン電極SD2及び
映像信号線DLの抵抗値を低減するように構成されてい
る。第２導電膜d2としては、アルミニウム膜の他に、シ
リコン（Si）や銅（Cu）を添加物として含有させたアル
ミニウム膜で形成してもよい。 第２導電膜d2の写真処理技術によるパターニング後第
３導電膜d3が形成される。この第３導電膜d3はスパッタ
リングで形成された透明導電膜（Induim−Tin−Oxide I
TO:ネサ膜）から成り、1000〜2000［Å］の膜厚（本実
施例では、1200［Å］程度の膜厚）で形成される。この
第３導電膜d3は、ソース電極SD1、ドレイン電極SD2及び
映像信号線DLを構成すると共に、透明画素電極ITO1を構
成するようになっている。 ソース電極SD1の第１導電膜d1、ドレイン電極SD2の第
１導電膜d1の夫々は、上層の第２導電膜d2及び第３導電
膜d3に比べて内側に（チャンネル領域内に）大きく入り
込んでいる。つまり、これらの部分における第１導電膜
d1は、層d2、d3とは無関係に薄膜トランジスタTFTのゲ
ート長Ｌを規定できるように構成されている。 ソース電極SD1は、前記のように、透明画素電極ITO1
に接続されている。ソース電極SD1は、ｉ型半導体層AS
の段差形状（第１導電膜g1の膜厚、N⁺層d0の膜厚及びｉ
型半導体層ASの膜厚とを加算した膜厚に相当する段差）
に沿って構成されている。具体的には、ソース電極SD1
は、ｉ型半導体層ASの段差形状に沿って形成された第１
導電膜d1と、この第１導電膜d1の上部にそれに比べて透
明画素電極ITO1と接続される側を小さいサイズで形成し
た第２導電膜d2と、この第２導電膜から露出する第１導
電膜d1に接続された第３導電膜d3とで構成されている。
ソース電極SD1の第２導電膜d2は、第１導電膜d1のクロ
ム膜がストレスの増大から厚く形成できず、ｉ型半導体
層ASの段差形状を乗り越えられないので、このｉ型半導
体層ASを乗り越えるために構成されている。つまり、第
２導電膜d2は、厚く形成することでステップカバレッジ
を向上している。第２導電膜d2は、厚く形成できるの
で、ソース電極SD1の抵抗値（ドレイン電極SD2や映像信
号線DLについても同様）の低減に大きく寄与している。
第３導電膜d3は、第２導電膜d2のｉ型半導体層ASに起因
する段差形状を乗り越えることができないので、第２導
電膜d2のサイズを小さくすることで露出する第１導電膜
d1に接続するように構成されている。第１導電膜d1と第
３導電膜d3とは、接着性が良好であるばかりか、両者間
の接続部の段差形状が小さいので、確実に接続すること
ができる。 《画素電極ITO1》 前記透明画素電極ITO1は、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITO1は、画素の複数に分割された薄膜トランジスタ
TFT1、TFT2の夫々に対応して２つの透明画素電極（分割
透明画素電極）E1、E2に分割されている。透明画素電極
E1、E2は、各々、薄膜トランジスタTFTのソース電極SD1
に接続されている。 透明画素電極E1、E2の夫々は、実質的に同一面積とな
るようにパターニングされている。 このように、１画素の薄膜トランジスタTFTを複数の
薄膜トランジスタTFT1、TFT2に分割し、この複数に分割
された薄膜トランジスタTFT1、TFT2の夫々に複数に分解
した透明画素電極E1、E2の夫鵜を接続することにより、
分割された一部分（例えば、TFT1）が点欠陥になって
も、画素全体でみれば点欠陥でなくなる（TFT2が欠陥で
ない）ので、点欠陥の確率を低減することができ、また
欠陥を見にくくすることができる。 また、前記画素の分割された透明画素電極E1、E2の夫
々を実質的に同一面積で構成することにより、透明画素
電極E1、E2の夫々と共通透明画素電極ITO2とで構成され
る夫々の液晶容量（Cpix）を均一にすることができる。 また、各画素の形状が細長い矩形をしており、２つに
分割された透明画素電極ITOの分割線が画素の長い辺を
横切るように分割されているので、２つの透明画素電極
を絶縁し、ある程度の面積が必要な分割線の幅を、長さ
の長い方向に取れるので、透明画素電極全体の面積に対
する分割線の占める面積の率を小さくできるので、開口
率を大きくすることができ、明るく明瞭な画面を得るこ
とができる。 《保護膜PSV1》 薄膜トランジスタTFT及び透明画素電極ITO1上には、
保護膜PSV1が設けられている。保護膜PSV1は、主に、薄
膜トランジスタTFTを湿気等から保護するために形成さ
れており、透明性が高くしかも耐湿性の良いものを使用
する。保護膜PSV1は、例えば、プラズマCVDで形成した
酸化珪素膜や窒化珪素膜で形成されており、8000［Å］
程度の膜厚で形成する。 《遮光膜BM》 上部基板SUB2側には、外部光（第2B図では上方からの
光）がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜BMが設けられ、第６図
のハッチングに示すようなパターンとされている。な
お、第６図は第2A図におけるITO膜層d3、フィルタ層FIL
及び遮光膜BMのみを描いた平面図である。遮光膜BMは、
光に対する遮蔽性が高い、例えば、アルミニウム膜やク
ロム膜等で形成されており、本実施例では、クロム膜が
スパッタリングで1300［Å］程度の膜厚に形成される。 従って、TFT1、２の共通半導体層ASは上下にある遮光
膜BM大び大き目のゲート電極GTによってサンドイッチに
され、その部分は外部の自然光はバックライト光が当た
らなくなる。遮光膜BMは第６図のハッチング部分で示す
ように、画素の周囲に形成され、つまり遮光膜BMは格子
状に形成され（ブラックマトリクス）、この格子で１画
素の有効表示領域が仕切られている。従って、各画素の
輪郭が遮光膜BMによってはっきりとしコントラストが向
上する。つまり遮光膜BMは、半導体層ASに対する遮光と
ブラックマトリクスとの２つの機能をもつ。 なお、バックライトをSUB2側に取り付け、SUB1を観察
側（外部露出側）とすることもできる。 《共通電極ITO2》 共通透明画素電極ITO2は、下部透明ガラス基板SUB1側
に画素毎に設けられた透明画素電極ITO1に対向し、液晶
の光学的な状態は各画素電極ITO1と共通電極ITO2間の電
位差（電界）に応答して変化する。この共通透明画素電
極ITO2には、コモン電圧Vcomが印加されるように構成さ
れている。コモン電圧Vcomは、映像信号線DLに印加され
るロウレベルの駆動電圧Vd minとハイレベルの駆動電圧
Vd maxとの中間電位である。 《カラーフィルタFIL》 カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
にドット状に形成され（第７図）、染め分けられている
（第７図は第３図の第３導電膜層d3とカラーフィルタ層
FILのみを描いたもので、R,G,Bの各フィルターはそれぞ
れ、45゜、135゜、クロスのハッチを施してある）。カ
ラーフィルタFILは第６図に示すように画素電極ITO1（E
1、E2）の全てを覆うように大き目に形成され、遮光膜B
MはカラーフィルタFIL及び画素電極ITO1のエッジ部分と
重なるよう画素電極ITO1の周縁部より内側に形成されて
いる。 カラーフィルタFILは、次のように形成することがで
きる。まず、上面透明ガラス基板SUB2の表面に染色基材
を形成し、フォトリソグラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次形成する。 保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。 さらに、赤色フィルタＲを備えた１個の画素（ピクセ
ル）、緑色フィルタＧを備えた１個の画素、青色フィル
タＢを備えた１個の画素の、３個の画素から構成される
１ドットの平面形状が略正方形であり、かつ、上記各画
素の縦、横の長さのうち一方の長さが上記略正方形の辺
の長さと同一であり、他方の長さが上記略正方形の辺の
長さの約1/3になっている。従って、１ドットの混色性
を向上することができる。また、縦、横、斜めの直線の
太さを一様にすることができると共に、これらの各直線
や文字パターン等をきれいに表示することができ、画像
を明瞭にすることができる。また、１ドットのみを点燈
させた場合も、１ドットは正方形なので体裁がよい。 《画素配列》 前記液晶表示部の各画素は、第３図及び第７図に示す
ように、走査信号線GLが延在する方向と同一列方向に複
数配置され、画素列X1,X2,X3,X4,…の夫々を構成してい
る。各画素列X1,X2,X3,X4,…の夫々の画素は、薄膜トラ
ンジスタTFT1、TFE2及び透明画素電極E1、E2の配置位置
を同一に構成している。 《表示パネル全体等価回路》 この液晶表示部装置の等価回路を第８図に示す。XiG,
Xi＋1G,…は、緑色フィルタＧが形成される画素に接続
された映像信号線DLである。XiB,Xi＋1B,…は、青色フ
ィルタＢが形成される画素に接続された映像信号線DLで
ある。Xi＋1R,Xi＋2R,…は、赤色フィルタＲが形成され
る画素に接続された映像信号線DLである。これらの映像
信号線DLは、映像信号駆動回路で選択される。Yiは第３
図及び第７図に示す画素列X1を選択する走査信号線GLで
ある。同様に、Yi＋1,Yi＋2,…の夫々は、画素列X2,X3,
…の夫々を選択する走査信号線GLである。これらの走査
信号線GLは、垂直走査回路に接続されている。 《付加容量Caddの構造》 透明画素電極E1、E2の夫々は、薄膜トランジスタTFT
と接続される端部と反対側の端部において、隣りの走査
信号線GLと重なるよう、Ｌ字状に屈折して形成されてい
る。この重ね合せは、第2C図からも明らかなように、透
明画素電極E1、E2の夫々を一方の電極PL2とし、隣りの
走査信号線GLを他方の電極PL1とする保持容量素子（静
電容量素子）Caddを構成する。この保持容量素子Caddの
誘電体膜は、薄膜トランジスタTFTのゲート絶縁膜とし
て使用される絶縁膜GIと同一層で構成されている。 保持容量Caddは、第４図からも明らかなように、ゲー
ト線GLの１層目g1の幅を広げた部分に形成されている。
なお、ドレイン線DLと交差する部分の層g1はドレイン線
との短絡の確率を小さくするため細くされている。 保持容量素子Caddを構成するために重ね合わされる透
明画素電極E1、E2の夫々と容量電極線（g1）との間の一
部には、前記ソース電極SD1と同様に、段差形状を乗り
越える際に透明画素電極ITO1が断線しないように、第１
導電膜d1及び第２導電膜d2で構成された島領域が設けら
れている。この島領域は、透明画素電極ITO1の面積（開
口率）を低下しないように、できる限り小さく構成す
る。 また、水平に伸びる上記ゲート信号線GLが各画素毎に
垂直方向に分岐する部分を有し、透明画素電極ITOがゲ
ート信号線GLの水平に伸びる部分と垂直に分岐する部分
の双方にＬ字形に重なって配置され、この重なった部分
で保持容量素子Cadd（第2A図の梨地で示す）が構成され
ているので、保持容量の大きくすることができる。従っ
て、薄膜トランジスタTFTがスイッチングするとき、画
素電極電位（中点電位）に対するゲート電極電位の変化
の影響を低減できるので、液晶に加わる直流成分の値を
小さくできる。その結果、液晶の寿命を向上させ、か
つ、液晶表示画面の切り替え時に前の画像が残るいわゆ
る焼き付きや、黒むらの発生を低減することができる。
さらに、放電時間を長くすることができ、薄膜トランジ
スタがオフした後の映像情報を長く蓄積することができ
る。さらに、ゲート信号線GLの分岐部分と隣接するゲー
ト信号線GL、およびゲート信号線GLのゲート電極を構成
する部分と隣接するゲート信号線GLとが離れているの
で、電気的短絡が生じにくく、歩留りを向上させること
ができる。 《付加容量Caddの等価回路とその動作》 第2A図に示される画素の等価回路を第９図に示す。第
９図において、Cgsは薄膜トランジスタTFTのゲート電極
GT及びソース電極SD1間に形成される寄生容量である。
寄生容量Cgsの誘電体膜は絶縁膜GIである。Cpixは透明
画素電極ITO1（PIX）及び共通透明画素電極ITO2（COM）
間で形成される液晶容量である。液晶容量Cpixの誘電体
膜は液晶LC、保護膜PSV1及び配向膜ORI1,ORI2である。V
1cは中点電位である。 前記保持容量素子Caddは、TFTがスイッチングすると
き、中点電位（画素電極電位）V1cに対するゲート電位
変化ΔVgの影響を低減するように働く。この様子を式で
表すと ΔV1c＝｛（Cgs/（Cgs＋Cadd＋Cpix）｝×ΔVg となる。ここでΔV1cはΔVgによる中点電位の変化分を
表わす。この変化分ΔV1cは液晶に加わる直流成分の原
因となるが、保持容量Caddを大きくすればする程その値
を小さくすることができる。また、保持容量Caddは放電
時間を長くする作用もあり、TFTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低減
は、液晶LCの寿命を向上し、液晶表示画面の切り替え時
に前の画像が残る所謂焼き付きを低減することができ
る。 前述したように、ゲート電極GTは半導体層ASを完全に
覆うよう大きくされている分、ソース・ドレイン電極SD
1、SD2とのオーバラップ面積が増え、従って寄生容量Cg
sが大きくなり中点電位V1cはゲート（走査）信号Vgの影
響を受け易くなるという逆効果が生じる。しかし、保持
容量Caddを設けることによりこのデメリットも解消する
ことができる。 前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd
＜８・Cpix）、重ね合せ容量Cgsに対して８〜32倍（８
・Cgs＜Cadd＜32・Cgs）程度の値に設定する。 《付加容量Cadd電極線の結線方法》 容量電極線としてのみ使用される最終段の走査信号線
GL（又は初段の走査信号線GL）は、第８図に示すよう
に、共通透明画素電極（Vcom）ITO2に接続する。共通透
明画素電極ITO2は、第2B図に示すように、液晶表示装置
の周縁部において銀ペースト材SLによって外部引出配線
に接続されている。しかも、この外部引出配線の一部の
導電層（g1及びg2）は走査信号線GLと同一製造工程で構
成されている。この結果、最終段の容量電極線GLは、共
通透明画素電極ITO2に簡単に接続することができる。 又は、第８図の点線で示すように、最終段（初段）の
容量電極線GLを初段（最終段）の走査信号線GLに接続し
ても良い。なお、この接続は液晶表示部内の内部配線或
は外部引出配線によって行うことができる。 《付加容量Cadd走査信号による直流分相殺》 本液晶表示装置は、先に本願出願人によって出願され
た特願昭62−95125号に記載される直流相殺方式（DCキ
ャンセル方式）に基づき、第10図（タイムチャート）に
示すように、走査信号線DLの駆動電圧を制御することに
よってさらに液晶LCに加わる直流成分を低減することが
できる。第10図において、Viは任意の走査信号線GLの駆
動電圧、Vi＋１はその次段の走査信号線GLの駆動電圧で
ある。Veeは走査信号線GLに印加されるロウレベルの駆
動電圧Vd min、Vddは走査信号線Ｇに印加されるハイレ
ベルの駆動電圧Vd maxである。各時刻ｔ＝t₁〜t₄におけ
る中点電位V1c（第９図参照）の電圧変化分ΔV₁〜ΔV₄
は次のようになる。 ｔ＝t₁:ΔV₁＝−（Cgs/C）・V2 ｔ＝t₂:ΔV₂＝＋（Cgs/C）・（V1＋V2）−（Cadd/C）・V2 ｔ＝t₃:ΔV₃＝−（Cgs/C）・V1＋（Cadd/C）・（V1＋V2） ｔ＝t₄:ΔV₄＝−（Cadd/C）・V1 だだし、画素の合計の容量:C＝Cgs＋Cpix＋Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば（下記Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to an active matrix type color liquid crystal display device. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and their repeated description will be omitted. FIG. 2A is a plan view showing one pixel of an active matrix type color liquid crystal display device to which the present invention is applied and the periphery thereof, and FIG. 2B is a cross-sectional view taken along a line IIB-IIB in FIG. 2A. FIG. 2C is a cross-sectional view of the vicinity of the seal portion of the panel, and FIG. 2C is a cross-sectional view taken along the line IIC-IIC in FIG. 2A. FIG. 3 (main part plan view) shows a plan view when a plurality of pixels shown in FIG. 2A are arranged. << Pixel Arrangement >> As shown in FIG. 2A, each pixel has two adjacent scanning signal lines (gate signal lines or horizontal signal lines) GL and two adjacent video signal lines (drain signal lines or vertical signal lines). Signal line) DL
(In a region surrounded by four signal lines). Each pixel includes a thin film transistor TFT, a pixel electrode ITO1, and an additional capacitance Cadd. The scanning signal lines GL extend in the column direction, and a plurality of the scanning signal lines GL are arranged in the row direction. The video signal lines DL extend in the row direction and are arranged in a plurality in the column direction. << Overall Structure of Panel Section >> As shown in FIG. 2B, a thin film transistor TFT and a transparent pixel electrode ITO1 are formed on the lower transparent glass substrate SUB1 side based on the liquid crystal layer LC, and a color filter is formed on the upper transparent glass substrate SUB2 side. FIL, black matrix pattern B for shading
M is formed. The lower transparent glass substrate SUB1 has a thickness of, for example, about 1.1 [mm]. The center part of FIG. 2B shows a cross section of one pixel part,
The left side shows the cross section of the left edge portion of the transparent glass substrates SUB1 and SUB2 where the external lead wiring exists. On the right is
The cross section of the right edge portion of the transparent glass substrates SUB1 and SUB2 where there is no external lead-out wiring is shown. The sealing material SL shown on the left and right sides of FIG.
It is configured to seal the LC, and is formed along the entire periphery of the transparent glass substrates SUB1 and SUB2 except for the liquid crystal sealing port (not shown). The sealing material SL is formed of, for example, an epoxy resin. The common transparent pixel electrode IT on the upper transparent glass substrate SUB2 side
O2 is connected to the external lead-out wiring formed on the lower transparent glass substrate SUB1 side by the silver paste material SIL at at least one place. This external lead-out wiring is formed in the same manufacturing process as the above-described gate electrode GT, source electrode SD1, and drain electrode SD2. Each layer of the alignment films ORI1 and ORI2, the transparent pixel electrode ITO, the common transparent pixel electrode ITO, the protective films PSV1 and PSV2, and the insulating film GI is formed inside the sealing material SL. The polarizing plate POL is formed on the outer surface of each of the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2. The liquid crystal LC is a lower alignment film ORI1 that determines the orientation of the liquid crystal molecules.
And the upper alignment film ORI2, and is sealed by a seal portion SL. The lower alignment film ORI1 is formed above the protective film PSV1 on the lower transparent glass substrate SUB1 side. On the inner (liquid crystal side) surface of the upper transparent glass substrate SUB2, a light-shielding film BM, a color filter FIL, a protective film PSV2, a common transparent pixel electrode (COM) ITO2, and an upper alignment film ORI2 are sequentially laminated. . In this liquid crystal display device, the respective layers on the lower transparent glass substrate SUB1 side and the upper transparent glass substrate SUB2 side are separately formed, then the upper and lower transparent glass substrates SUB1 and SUB2 are overlapped, and the liquid crystal LC is sealed between the two. Assembled by << Thin Film Transistor TFT >> The thin film transistor TFT operates so that the channel resistance between the source and the drain decreases when a positive bias is applied to the gate electrode GT, and the channel resistance increases when the bias is set to zero. The thin film transistor TFT of each pixel has 2 pixels in the pixel.
And a plurality of thin film transistors (divided thin film transistors) TFT1 and TFT2. Each of the thin film transistors TFT1 and TFT2 has substantially the same size (the same channel length and width). Each of the divided thin film transistors TFT1 and TFT2 is mainly composed of a gate electrode GT, a gate insulating film GI, and an i-type (genuine, intrinsic,
It comprises an amorphous Si semiconductor layer AS (not doped with a conductivity type determining impurity), a pair of source electrode SD1 and a drain electrode SD2. It should be understood that the source and the drain are originally determined by the bias polarity between them, and the polarity of the circuit of the present display device is inverted during the operation, so that the source and the drain are switched during the operation. However, in the following explanation,
For convenience, one source is fixed and the other is fixed as a drain. << Gate Electrode GT >> As shown in detail in FIG. 4 (a plan view depicting only the layers g1, g2, and AS in FIG. 2A), the gate electrode GT has a scanning signal line GL.
From the vertical direction (upward in FIGS. 2A and 4) (branched into a T-shape). The gate electrode GT is configured to protrude to a region where each of the thin film transistors TFT1 and TFT2 is formed. The respective gate electrodes GT of the thin film transistors TFT1 and TFT2 are formed integrally (as a common gate electrode) and formed continuously with the scanning signal line GL. The gate electrode GT is formed of a single-layer first conductive film g1 so that a large step is not formed in a region where the thin film transistor TFT is formed. The first conductive film g1 is formed, for example, using a chromium (Cr) film formed by sputtering and having a thickness of about 1000 [Å]. As shown in FIGS. 2A, 2B and 4, the gate electrode GT is formed to be larger than that (as viewed from below) so as to completely cover the semiconductor layer AS. Therefore, the substrate
When a backlight BL such as a fluorescent lamp is mounted below SUB1, the opaque Cr gate electrode GT is shaded, and the semiconductor layer AS is not irradiated with the backlight, and the conductive phenomenon due to light irradiation, that is, the TFT is turned off. Characteristic degradation is less likely to occur. Note that the original size of the gate electrode GT is the minimum necessary to span between the source / drain electrodes SD1 and SD2 (including a margin for the position of the gate electrode and the source / drain electrode).
It has a width, and its depth length that determines the channel width W is the ratio to the distance (channel length) L between the source and drain electrodes, that is, a factor W / L that determines the transconductance gm.
Is determined by how many. The size of the gate electrode in this embodiment is, of course, larger than the original size described above. The gate electrode and its wiring GL may be integrally formed in a single layer, considering only the gate and the light shielding function of the gate electrode GT.In this case, A1 containing Si as an opaque conductive material, pure A1 and A1 containing Pd can be selected. << Scanning Signal Line GL >> The scanning signal line GL is formed of a composite film including the first conductive film g1 and the second conductive film g2 provided thereon. The first conductive film g1 of the scanning signal line GL is formed in the same manufacturing process as the first conductive film g1 of the gate electrode GT, and is integrally formed. The second conductive film g2 is, for example, an aluminum (Al) film formed by sputtering,
It is formed with a thickness of about 00 [Å]. The second conductive film g2 is configured so as to reduce the resistance value of the scanning signal line GL and increase the signal transmission speed (improve the writing characteristics of pixel information). Further, the scanning signal line GL is configured such that the width of the second conductive film g2 is smaller than the width of the first conductive film g1. That is, the scanning signal line GL has a gentle step shape on the side wall. Further, in the liquid crystal display device of the present invention, FIG.
As shown in the figure, since the width of the second conductive film g2 of the gate signal line GL is narrow at the intersection with the video signal line DL, the width of the second conductive film g2 can be adjusted to the width of the first conductive film g1 of the gate signal line GL. Even when a shift occurs, the edges of the first conductive film g1 and the second conductive film g2 do not coincide at the intersection of the gate signal line GL and the video signal line DL, and the gate signal line GL is The formed step does not become large, and the gate insulating film GI formed on the gate signal line GL does not cause deposition failure. Further, since the video signal line DL formed on the gate signal line GL does not break at the step, the manufacturing yield of the liquid crystal display device can be improved. Further, by forming the width of the second conductive film g2 wide in a portion other than the intersection with the video signal line DL, the wiring resistance of the gate signal line GL can be reduced, and the distortion of the drive voltage waveform of the gate electrode is reduced. Thus, the display quality of the liquid crystal display device can be improved. Also, in the area other than the intersection, the second conductive film
Since there is no need to increase the width due to the degree of matching with the conductive film g2, the aperture ratio of the liquid crystal display device can be improved. Further, the gate signal line GL extending horizontally has a portion branched in the vertical direction for each pixel. << Gate Insulating Film GI >> The insulating film GI is used as each gate insulating film of the thin film transistors TFT1 and TFT2. The insulating film GI is the gate electrode
It is formed above the GT and the scanning signal line GL. Insulating film GI
Is formed, for example, using a silicon nitride film formed by plasma CVD and having a thickness of about 3000 [Å]. << Semiconductor Layer AS >> As shown in FIG. 4, the i-type semiconductor layer AS is used as a channel forming region of each of a plurality of divided thin film transistors TFT1 and TFT2. The i-type semiconductor layer AS is formed of an amorphous silicon film or a polycrystalline silicon film,
It is formed with a film thickness of about [Å]. This i-type semiconductor layer AS is made of Si ₃ N
_{Fourth, following} the formation of the gate insulating film GI, the gate insulating film GI is formed in the same plasma CVD apparatus without being exposed to the outside from the apparatus. Similarly, an N ⁺ layer do doped with P for ohmic contact (FIG. 2B) is formed continuously to a thickness of about 400 [400]. Thereafter, the lower substrate SUB1 is taken out of the CVD apparatus, and the N ⁺ layer d0 and the i layer
AS is patterned into independent islands as shown in FIGS. 2A, 2B and 4. As shown in detail in FIGS. 2A and 4, the i-type semiconductor layer AS is also provided between both intersections (crossover portions) of the scanning signal lines GL and the video signal lines DL. This intersection i
The type semiconductor layer AS is configured to reduce a short circuit between the scanning signal line GL and the video signal line DL at the intersection. << Source / Drain Electrodes SD1, SD2 >> The source electrode SD1 and the drain electrode SD2 of each of the thin-film transistors TFT1, TFT2 divided into a plurality are shown in FIGS. 2A and 2B.
FIG. 5 and FIG. 5 (a plan view showing only layers d1 to d3 in FIG. 2A)
As will be described in detail later, they are provided separately on the semiconductor layer AS. Each of the source electrode SD1 and the drain electrode SD2 is configured by sequentially stacking a first conductive film d1, a second conductive film d2, and a third conductive film d3 from the lower layer side in contact with the N ⁺ type semiconductor layer d0. . The first conductive film d1, the second conductive film d2, and the third conductive film d3 of the source electrode SD1 are formed in the same manufacturing process as each of the drain electrode SD2. The first conductive film d1 uses a chromium film formed by sputtering and has a thickness of 500 to 1000 [Å] (in this embodiment, 600 [Å]).
(About the same thickness). The chromium film is formed in a range that does not exceed about 2000 [Å] because the stress increases when the chromium film is formed thick. The chromium film has good contact with the N ⁺ type semiconductor layer d0. The chromium film is formed by a second
It forms a so-called barrier layer that prevents aluminum of the conductive film d2 from diffusing into the N ⁺ type semiconductor layer d0. First conductive film d1
In addition to chromium film, refractory metals (Mo, Ti, Ta, W)
Film, refractory metal silicide (MoSi ₂ , TiSi ₂ , TaSi ₂ , WSi ₂ )
It may be formed of a film. After patterning the first conductive film d1 by photo processing, the same photo processing mask or N ⁺
Layer d0 is removed. That is, the N ⁺ layer remaining on the i-layer AS
As for d0, portions other than the first conductive film d1 are removed by self-alignment. At this time, since the N ⁺ layer d0 is etched so as to completely remove its thickness, the i layer AS is also slightly etched at its surface, but the degree may be controlled by the etching time. Thereafter, the second conductive film d2 is formed to a thickness of 3000 to 4000 [Å] by sputtering of aluminum (in this embodiment, 3000 to 4000 [Å]).
[Å]. The aluminum film is
The stress is smaller than that of the chromium film, it can be formed in a thick film, and the resistance value of the source electrode SD1, the drain electrode SD2 and the video signal line DL is reduced. The second conductive film d2 may be formed of an aluminum film containing silicon (Si) or copper (Cu) as an additive, in addition to the aluminum film. After patterning the second conductive film d2 by a photoprocessing technique, a third conductive film d3 is formed. This third conductive film d3 is a transparent conductive film (Induim-Tin-Oxide I) formed by sputtering.
TO: Nesa film) and is formed to a thickness of 1000 to 2000 [Å] (in this embodiment, a thickness of about 1200 [Å]). The third conductive film d3 forms the source electrode SD1, the drain electrode SD2, and the video signal line DL, and also forms the transparent pixel electrode ITO1. Each of the first conductive film d1 of the source electrode SD1 and the first conductive film d1 of the drain electrode SD2 greatly penetrates inside (into the channel region) as compared with the upper second conductive film d2 and the third conductive film d3. I have. That is, the first conductive film in these portions
d1 is configured so that the gate length L of the thin film transistor TFT can be defined independently of the layers d2 and d3. The source electrode SD1 is, as described above, a transparent pixel electrode ITO1.
It is connected to the. The source electrode SD1 is an i-type semiconductor layer AS
(The film thickness of the first conductive film g1, the film thickness of the N ⁺ layer d0, and i
Step equivalent to the film thickness obtained by adding the film thickness of the semiconductor layer AS)
It is configured along. Specifically, the source electrode SD1
Represents a first portion formed along the step shape of the i-type semiconductor layer AS.
A conductive film d1, a second conductive film d2 formed on the upper side of the first conductive film d1 and connected to the transparent pixel electrode ITO1 with a smaller size, and a first conductive film exposed from the second conductive film. And a third conductive film d3 connected to the film d1.
Since the second conductive film d2 of the source electrode SD1 cannot form a thick chrome film of the first conductive film d1 due to an increase in stress and cannot overcome the step of the i-type semiconductor layer AS, the second conductive film d2 is It is configured to get over. That is, the step coverage is improved by forming the second conductive film d2 to be thick. Since the second conductive film d2 can be formed thick, it greatly contributes to a reduction in the resistance value of the source electrode SD1 (the same applies to the drain electrode SD2 and the video signal line DL).
Since the third conductive film d3 cannot overcome the stepped shape caused by the i-type semiconductor layer AS of the second conductive film d2, the first conductive film exposed by reducing the size of the second conductive film d2
It is configured to connect to d1. The first conductive film d1 and the third conductive film d3 not only have good adhesiveness, but also have a small step at the connection between them, so that they can be reliably connected. << Pixel Electrode ITO1 >> The transparent pixel electrode ITO1 is provided for each pixel, and constitutes one of the pixel electrodes of the liquid crystal display unit. Transparent pixel electrode ITO1 is a thin-film transistor divided into multiple pixels
It is divided into two transparent pixel electrodes (divided transparent pixel electrodes) E1 and E2 corresponding to TFT1 and TFT2, respectively. Transparent pixel electrode
E1 and E2 are source electrodes SD1 of the thin film transistor TFT, respectively.
It is connected to the. Each of the transparent pixel electrodes E1 and E2 is patterned so as to have substantially the same area. As described above, the thin-film transistor TFT of one pixel is divided into a plurality of thin-film transistors TFT1 and TFT2, and each of the divided thin-film transistors TFT1 and TFT2 is connected to each of the separated transparent pixel electrodes E1 and E2. By
Even if the divided part (for example, TFT1) becomes a point defect, it is not a point defect when viewed as a whole pixel (TFT2 is not a defect), so that the probability of the point defect can be reduced and the defect is hard to see. be able to. Further, by forming each of the divided transparent pixel electrodes E1 and E2 of the pixel with substantially the same area, each of the liquid crystal formed by each of the transparent pixel electrodes E1 and E2 and the common transparent pixel electrode ITO2 is formed. The capacity (Cpix) can be made uniform. In addition, the shape of each pixel is a long and narrow rectangle, and the dividing line of the transparent pixel electrode ITO divided into two crosses the long side of the pixel, so the two transparent pixel electrodes are insulated. Since the width of the dividing line requiring a certain area can be taken in the direction of longer length, the ratio of the area occupied by the dividing line to the entire area of the transparent pixel electrode can be reduced, so that the aperture ratio can be increased. A bright and clear screen can be obtained. << Protective film PSV1 >> On the thin film transistor TFT and the transparent pixel electrode ITO1,
A protective film PSV1 is provided. The protective film PSV1 is mainly formed to protect the thin film transistor TFT from moisture and the like, and uses a film having high transparency and good moisture resistance. The protective film PSV1 is formed of, for example, a silicon oxide film or a silicon nitride film formed by plasma CVD, and has a thickness of 8000 [Å].
It is formed with a film thickness of about. << Shading film BM >> On the upper substrate SUB2 side, an i-type semiconductor layer in which external light (light from above in FIG. 2B) is used as a channel formation region
A shielding film BM is provided so as not to enter the AS, and has a pattern as shown by hatching in FIG. FIG. 6 shows the ITO film layer d3 and the filter layer FIL in FIG. 2A.
FIG. 3 is a plan view illustrating only a light shielding film BM. The light shielding film BM
It is formed of, for example, an aluminum film, a chromium film, or the like having a high light shielding property. In this embodiment, the chromium film is formed to a thickness of about 1300 [Å] by sputtering. Accordingly, the common semiconductor layers AS of the TFTs 1 and 2 are sandwiched by the upper and lower light shielding films BM and the larger gate electrodes GT, and the natural light outside does not hit the backlight at that portion. The light-shielding film BM is formed around the pixel as shown by the hatched portion in FIG. 6, that is, the light-shielding film BM is formed in a lattice shape (black matrix), and the effective display area of one pixel is partitioned by the lattice. I have. Therefore, the contour of each pixel is clear by the light shielding film BM, and the contrast is improved. That is, the light shielding film BM has two functions, that is, light shielding for the semiconductor layer AS and black matrix. It should be noted that the backlight can be attached to the SUB2 side and the SUB1 can be the observation side (externally exposed side). << Common electrode ITO2 >> The common transparent pixel electrode ITO2 faces the transparent pixel electrode ITO1 provided for each pixel on the lower transparent glass substrate SUB1 side, and the optical state of the liquid crystal is between each pixel electrode ITO1 and the common electrode ITO2. It changes in response to a potential difference (electric field). The common transparent pixel electrode ITO2 is configured to apply a common voltage Vcom. The common voltage Vcom is a low-level drive voltage Vd min and a high-level drive voltage applied to the video signal line DL.
It is an intermediate potential with Vd max. << Color Filter FIL >> The color filter FIL is formed by coloring a dye on a dye base material formed of a resin material such as an acrylic resin.
The color filter FIL is formed in a dot shape for each pixel at a position facing the pixel (FIG. 7) and is dyed separately (FIG. 7 shows the third conductive film layer d3 and the color filter layer of FIG. 3).
Only the FIL is drawn, and each of the R, G, and B filters has a 45 の, 135 ゜, cross hatch.) As shown in FIG. 6, the color filter FIL has a pixel electrode ITO1 (E
1, E2) is formed to be large enough to cover all of
M is formed inside the periphery of the pixel electrode ITO1 so as to overlap the color filter FIL and the edge of the pixel electrode ITO1. The color filter FIL can be formed as follows. First, a dyed base material is formed on the surface of the upper transparent glass substrate SUB2, and the dyed base material other than the red filter forming region is removed by photolithography. Thereafter, the dyed substrate is dyed with a red dye and subjected to a fixing treatment to form a red filter R. Next, by performing similar steps, a green filter G and a blue filter B are sequentially formed. The protective film PSV2 is provided in order to prevent the dye obtained by dyeing the color filter FIL into different colors from leaking into the liquid crystal LC. The protective film PSV2 is formed of, for example, a transparent resin material such as an acrylic resin or an epoxy resin. Further, one pixel (pixel) with a red filter R, one pixel with a green filter G, one pixel with a blue filter B, and one dot composed of three pixels The planar shape is substantially square, and one of the vertical and horizontal lengths of each of the pixels is the same as the length of the side of the substantially square, and the other length is the side of the substantially square. It is about 1/3 of the length. Therefore, the color mixing of one dot can be improved. Further, the thickness of the vertical, horizontal, and oblique straight lines can be made uniform, and each of these straight lines, character patterns, and the like can be clearly displayed, and the image can be made clear. When only one dot is turned on, the appearance is good because one dot is a square. << Pixel Arrangement >> As shown in FIGS. 3 and 7, a plurality of pixels of the liquid crystal display section are arranged in the same column direction as the direction in which the scanning signal lines GL extend, and the pixel columns X1, X2, X3 , X4, ... respectively. Each pixel in each of the pixel rows X1, X2, X3, X4,... Has the same arrangement position of the thin film transistors TFT1, TFE2 and the transparent pixel electrodes E1, E2. << Equivalent Circuit of Entire Display Panel >> FIG. 8 shows an equivalent circuit of the liquid crystal display unit. XiG,
Xi + 1G,... Are video signal lines DL connected to the pixels on which the green filter G is formed. XiB, Xi + 1B,... Are video signal lines DL connected to the pixels on which the blue filters B are formed. Xi + 1R, Xi + 2R,... Are video signal lines DL connected to pixels on which the red filter R is formed. These video signal lines DL are selected by a video signal drive circuit. Yi is third
7 is a scanning signal line GL for selecting the pixel column X1 shown in FIG. 7 and FIG. Similarly, Yi + 1, Yi + 2,... Represent pixel rows X2, X3,
Are the scanning signal lines GL for selecting each of. These scanning signal lines GL are connected to a vertical scanning circuit. << Structure of additional capacitance Cadd >> Each of the transparent pixel electrodes E1 and E2 is a thin film transistor TFT
At the end opposite to the end connected to the scanning signal line GL, it is bent in an L-shape so as to overlap the adjacent scanning signal line GL. As is clear from FIG. 2C, this superposition is performed by using a holding capacitor (capacitance) in which each of the transparent pixel electrodes E1 and E2 is one electrode PL2 and the adjacent scanning signal line GL is the other electrode PL1. (Element) constitutes Cadd. The dielectric film of the storage capacitor Cadd is formed of the same layer as the insulating film GI used as the gate insulating film of the thin film transistor TFT. As is apparent from FIG. 4, the storage capacitor Cadd is formed at a portion where the width of the first layer g1 of the gate line GL is increased.
Note that the portion of the layer g1 that intersects with the drain line DL is thinned in order to reduce the probability of a short circuit with the drain line. As in the case of the source electrode SD1, a portion between each of the transparent pixel electrodes E1 and E2 and the capacitor electrode line (g1) which are superimposed to form the storage capacitor Cadd, when climbing over a stepped shape, is formed. To prevent the transparent pixel electrode ITO1 from breaking,
An island region constituted by the conductive film d1 and the second conductive film d2 is provided. This island region is configured to be as small as possible so as not to reduce the area (opening ratio) of the transparent pixel electrode ITO1. Further, the gate signal line GL extending horizontally has a portion branched in the vertical direction for each pixel, and the transparent pixel electrode ITO has an L-shape in both the horizontally extended portion and the vertically branched portion of the gate signal line GL. Since the storage capacitance element Cadd (shown by a satin pattern in FIG. 2A) is constituted by the overlapped portion, the storage capacitance can be increased. Therefore, when the thin film transistor TFT switches, the influence of the change in the gate electrode potential on the pixel electrode potential (midpoint potential) can be reduced, so that the value of the DC component applied to the liquid crystal can be reduced. As a result, it is possible to improve the life of the liquid crystal and reduce the occurrence of so-called burn-in or black unevenness in which the previous image remains when the liquid crystal display screen is switched.
Further, the discharge time can be lengthened, and video information after the thin film transistor is turned off can be accumulated for a long time. Further, the gate signal line GL adjacent to the branch portion of the gate signal line GL, and the portion constituting the gate electrode of the gate signal line GL and the adjacent gate signal line GL are separated from each other, so that an electric short circuit hardly occurs, The yield can be improved. << Equivalent Circuit of Additional Capacitor Cadd and Its Operation >> FIG. 9 shows an equivalent circuit of the pixel shown in FIG. 2A. In FIG. 9, Cgs is a gate electrode of the thin film transistor TFT.
This is a parasitic capacitance formed between GT and the source electrode SD1.
The dielectric film of the parasitic capacitance Cgs is the insulating film GI. Cpix is transparent pixel electrode ITO1 (PIX) and common transparent pixel electrode ITO2 (COM)
This is the liquid crystal capacitance formed between the two. The dielectric films of the liquid crystal capacitor Cpix are the liquid crystal LC, the protective film PSV1, and the alignment films ORI1, ORI2. V
1c is a midpoint potential. When the TFT is switched, the storage capacitor Cadd functions to reduce the influence of the gate potential change ΔVg on the midpoint potential (pixel electrode potential) V1c. This state can be expressed by the following equation: ΔV1c = {(Cgs / (Cgs + Cadd + Cpix))} × ΔVg, where ΔV1c represents a change in the midpoint potential due to ΔVg. However, as the storage capacitance Cadd is increased, the value can be reduced, and the storage capacitance Cadd also has an effect of increasing the discharge time, and accumulates long image information after the TFT is turned off. The reduction of the DC component applied to the LC can improve the life of the liquid crystal LC and reduce so-called burn-in in which the previous image remains when switching the liquid crystal display screen. The source / drain electrodes SD are enlarged to cover AS completely.
1.The area of overlap with SD2 increases, so the parasitic capacitance Cg
As s increases, the midpoint potential V1c has an adverse effect of being easily affected by the gate (scan) signal Vg. However, this disadvantage can be eliminated by providing the storage capacitor Cadd. The storage capacitance of the storage capacitance element Cadd is 4 to 8 times the liquid crystal capacitance Cpix (4 · Cpix <Cadd) due to the writing characteristics of the pixel.
<8 · Cpix), 8 to 32 times (8
・ Set to a value of about Cgs <Cadd <32 · Cgs). << Connection method of additional capacitance Cadd electrode line >> Scan signal line of the last stage used only as capacitance electrode line
The GL (or the first-stage scanning signal line GL) is connected to the common transparent pixel electrode (Vcom) ITO2 as shown in FIG. As shown in FIG. 2B, the common transparent pixel electrode ITO2 is connected to an external lead-out line by a silver paste material SL at a peripheral portion of the liquid crystal display device. In addition, some of the conductive layers (g1 and g2) of the external lead wiring are formed in the same manufacturing process as the scanning signal line GL. As a result, the last stage capacitor electrode line GL can be easily connected to the common transparent pixel electrode ITO2. Alternatively, as shown by the dotted line in FIG. 8, the last (first) capacitor electrode line GL may be connected to the first (last) scanning signal line GL. This connection can be made by an internal wiring in the liquid crystal display unit or an external lead-out wiring. << DC Cancellation by Additional Capacitance Cadd Scanning Signal >> This liquid crystal display device is based on a DC cancellation system (DC cancellation system) described in Japanese Patent Application No. 62-95125 filed by the present applicant. As shown in the diagram (time chart), by controlling the drive voltage of the scanning signal line DL, the DC component applied to the liquid crystal LC can be further reduced. In FIG. 10, Vi is a drive voltage of an arbitrary scanning signal line GL, and Vi + 1 is a driving voltage of a scanning signal line GL at the next stage. Vee is a low-level driving voltage Vd min applied to the scanning signal line GL, and Vdd is a high-level driving voltage Vd max applied to the scanning signal line G. Voltage changes ΔV _{1 to} ΔV ₄ of the midpoint potential V1c (see FIG. 9) at each time t = t _{1 to} t ₄
Is as follows. t = t ₁ : ΔV ₁ = − (Cgs / C) · V2 t = t ₂ : ΔV ₂ = + (Cgs / C) · (V1 + V2) − (Cadd / C) · V2 t = t ₃ : ΔV ₃ = − (Cgs / C) · V1 + (Cadd / C) · (V1 + V2) t = t ₄ : ΔV ₄ = − (Cadd / C) · V1, where the total capacitance of the pixels: C = Cgs + Cpix + Cadd Here, the scanning signal If the drive voltage applied to the line GL is sufficient (see

【注】参照）、液晶LCに加わる直流電圧
は、 ΔV₃＋ΔV₄＝（Cadd・V2−Cgs・V1）/C となるので、Cadd・V2＝Cgs・V1とすると、液晶LCに加
わる直流電圧は０になる。Note: The DC voltage applied to the liquid crystal LC is ΔV ₃ + ΔV ₄ = (Cadd · V2−Cgs · V1) / C. If Cadd · V2 = Cgs · V1, the DC voltage applied to the liquid crystal LC is calculated. Becomes 0.

【注】時刻t₁、t₂で走査線Viの変化分が中点電位V1cに
影響を及ぼすが、t₂〜t₃の期間に中点電位V1cは信号線X
iを通じて映像信号電位と同じ電位にされる（映像信号
の十分な書き込み）。液晶にかかる電位はTFTがオフし
た直後の電位でほぼ決定される（TFTオフ期間がオン期
間より圧倒的に長い）。従って、液晶にかかる直流分の
計算は、期間t₁〜t₃はほぼ無視でき、TFTがオフ直後の
電位、即ち時刻t₃、t₄における過渡時の影響を考えれば
良い。なお、映像信号Viはフレーム毎、或はライン毎に
極性が反転し、映像信号そのものによる直流分は零とさ
れている。つまり、直流相殺方式は、重ね合せ容量Cgs
による中点電位V1cの引き込みによる低下分を、保持容
量素子Cadd及び次段の走査信号線GL（容量電極線）に印
加される駆動電圧によって押し上げ、液晶LCに加わる直
流成分を極めて小さくすることができる。この結果、液
晶表示装置は液晶LCの寿命を向上することができる。勿
論、遮光効果を上げるためにゲートGTを大きくした場
合、それに伴って保持容量Caddの値を大きくすれば良
い。また、２つに分割された透明画素電極ITOの保持容
量素子Cadd（第2A図の梨地で示す）の容量をそれぞれ均
一にすることにより、均一に直流分を相殺することがで
き、第10図の制御がしやすい。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 例えば、本実施例ではゲート電極形成→ゲート絶縁膜
形成→半導体層形成→ソース・ドレイン電極形成の逆ス
タガ構造を示したが、上下関係又は作る順番がそれと逆
のスタガ構造でも本発明は有効である。Notes time t _1, the variation of the scanning line Vi at t ₂ is affects the midpoint potential V1c, the midpoint potential V1c a period of t ₂ ~t ₃ signal line X
The potential is set to the same as the video signal potential through i (sufficient writing of the video signal). The potential applied to the liquid crystal is almost determined by the potential immediately after the TFT is turned off (the TFT off period is much longer than the on period). Therefore, the calculation of the DC component applied to the liquid crystal, the period t ₁ ~t ₃ is almost negligible, TFT may be considered potential immediately after the off, i.e. the effect of the transient at time t _3, t _4. Note that the polarity of the video signal Vi is inverted for each frame or for each line, and the DC component due to the video signal itself is set to zero. In other words, the DC cancellation method uses the superposition capacity Cgs
The drive voltage applied to the storage capacitor Cadd and the next scanning signal line GL (capacitor electrode line) raises the drop due to the pulling of the midpoint potential V1c due to the above, and the DC component applied to the liquid crystal LC can be extremely small. it can. As a result, the liquid crystal display device can improve the life of the liquid crystal LC. Of course, when the gate GT is increased to increase the light blocking effect, the value of the storage capacitor Cadd may be increased accordingly. Further, by equalizing the capacitance of the storage capacitor Cadd (indicated by the satin in FIG. 2A) of the transparent pixel electrode ITO divided into two, the DC component can be canceled uniformly, and FIG. Easy to control. As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously modified without departing from the gist thereof. Of course. For example, in this embodiment, an inverted staggered structure in which a gate electrode is formed, a gate insulating film is formed, a semiconductor layer is formed, and a source / drain electrode is formed has been described. is there.

【発明の効果】【The invention's effect】

以上説明したように、本発明の液晶表示装置では、保
持容量を大きくでき、液晶に加わる直流成分の値を小さ
くできるので、液晶の寿命を向上させ、液晶表示画面の
焼き付きや黒むらの発生を低減できる。また、放電時間
を長くすることができ、薄膜トランジスタがオフした後
の映像情報を長く蓄積することができる。また、本発明
の液晶表示装置ではゲート信号線が第１導電膜と第２導
電膜の積層膜よりなり、ゲート信号線の第２導電膜の線
幅が映像信号線との交差部において他の部分よりも細く
形成されるので、開口率が大きく、表示品質の良好な液
晶表示装置を提供することができる。As described above, in the liquid crystal display device of the present invention, the storage capacity can be increased, and the value of the DC component applied to the liquid crystal can be reduced, so that the life of the liquid crystal can be improved, and the occurrence of image sticking and black spots on the liquid crystal display screen can be reduced. Can be reduced. Further, the discharge time can be lengthened, and the video information after the thin film transistor is turned off can be accumulated for a long time. Further, in the liquid crystal display device of the present invention, the gate signal line is formed of a laminated film of the first conductive film and the second conductive film, and the line width of the second conductive film of the gate signal line is different at the intersection with the video signal line. Since the liquid crystal display device is formed thinner than the portion, it is possible to provide a liquid crystal display device having a large aperture ratio and good display quality.

【図面の簡単な説明】[Brief description of the drawings]

第1A図は、本発明の液晶表示装置を説明するための透明
画素電極およびゲート信号線の構成の一例を示す概略平
面図、 第1B図は、本発明の液晶表示装置を説明するための透明
画素電極の分割状態を示す概略平面図、 第2A図は、本発明の実施例Ｉであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第2B図は、前記第2A図のII B−II B切断線で切った部分
とシール部周辺部の断面図、 第2C図は、第2A図のII C−II C切断線における断面図、 第３図は、前記第2A図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第2A図に示す画素の所定の層
のみを描いた平面図、 第７図は、前記第３図に示す画素電極層とカラーフィル
タ層のみを描いたとを重ね合せた状態における要部平面
図、 第８図はアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、 第９図は、第2A図に記載される画素の等価回路図、 第10図は、直流相殺方式による走査信号線の駆動電圧を
示すタイムチャート、 第11A図は、第1A図と比較して示す透明画素電極および
ゲート信号線の構成を示す概略平面図、 第11B図は、第1B図と比較して示す透明画素電極の分割
状態を示す概略平面図である。 GL……走査信号線（ゲート信号線） DL……映像信号線 TFT1、２……薄膜トランジスタ ITO I、II……透明画素電極 Cadd1、２……保持容量素子 PIXEL……画素 LGS……長辺 DVL……分割線FIG. 1A is a schematic plan view showing an example of the configuration of a transparent pixel electrode and a gate signal line for explaining the liquid crystal display device of the present invention. FIG. 1B is a transparent plan view for explaining the liquid crystal display device of the present invention. FIG. 2A is a schematic plan view showing a divided state of a pixel electrode. FIG. 2A is a main part plan view showing one pixel of a liquid crystal display portion of an active matrix type color liquid crystal display device which is Embodiment I of the present invention. FIG. 2A is a cross-sectional view taken along the line IIB-IIB in FIG. 2A and a cross-sectional view of the periphery of the seal portion. FIG. 2C is a cross-sectional view taken along the line IIC-IIC in FIG. 2A. 2A is a plan view of a main part of a liquid crystal display unit in which a plurality of pixels shown in FIG. 2A are arranged, FIGS. 4 to 6 are plan views showing only predetermined layers of the pixels shown in FIG. 2A, FIG. 7 is a plan view of a main part in a state where the pixel electrode layer and the color filter layer shown in FIG. FIG. 8, FIG. 8 is an equivalent circuit diagram showing a liquid crystal display portion of an active matrix type color liquid crystal display device, FIG. 9 is an equivalent circuit diagram of a pixel shown in FIG. 2A, and FIG. FIG. 11A is a schematic plan view showing the configuration of a transparent pixel electrode and a gate signal line shown in comparison with FIG. 1A, and FIG. 11B is a diagram showing FIG. 1B. FIG. 4 is a schematic plan view showing a divided state of a transparent pixel electrode shown for comparison. GL: scanning signal line (gate signal line) DL: video signal line TFT1, 2 ... thin film transistor ITO I, II ... transparent pixel electrode Cadd1, 2 ... storage capacitor element PIXEL ... pixel LGS ... long side DVL ...... dividing line

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−70832（ＪＰ，Ａ) 特開 昭62−223727（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/136 500────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-63-70832 (JP, A) JP-A-62-223727 (JP, A) (58) Fields investigated (Int. Cl. ⁶ , DB name) G02F 1/136 500

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】一方の表面上に、一方に延びる複数のゲー
ト信号線と、該ゲート信号線と交差する方向に延びゲー
ト信号線と絶縁された複数の映像信号線と、隣接するゲ
ート信号線と隣接する映像信号線とで包囲された領域内
に上記ゲート信号線と、上記映像信号線と絶縁されて配
置された画素電極と、上記ゲート信号線と上記映像信号
線との交差部付近に配置されゲート電極が上記ゲート信
号線に、ドレイン電極が上記映像信号線に、ソース電極
が上記画素電極にそれぞれ接続された薄膜トランジスタ
を形成した第１の基板と、該第１の基板の一方の表面と
の対向面に共通電極を形成した第２の基板と、該第２の
基板と上記第１の基板の間に設けられた液晶層とを具備
し、上記ゲート信号線が第１導電膜と第２導電膜の積層
膜よりなり、該第２導電膜が平面的に上記第１導電膜の
領域内に設けられ、上記第２導電膜の線幅が上記映像信
号線との交差部において他の部分よりも細く形成されて
いることを特徴とする液晶表示装置。1. A plurality of gate signal lines extending to one side on one surface, a plurality of video signal lines extending in a direction intersecting the gate signal lines and insulated from the gate signal lines, and an adjacent gate signal line And the gate signal line in a region surrounded by an adjacent video signal line, a pixel electrode disposed insulated from the video signal line, and near an intersection between the gate signal line and the video signal line. A first substrate formed with a thin film transistor having a gate electrode connected to the gate signal line, a drain electrode connected to the video signal line, and a source electrode connected to the pixel electrode, and one surface of the first substrate; And a liquid crystal layer provided between the second substrate and the first substrate, wherein the gate signal line is formed of a first conductive film. A second conductive film, A conductive film is provided planarly in the region of the first conductive film, and a line width of the second conductive film is formed to be narrower at an intersection with the video signal line than other portions. Liquid crystal display device.