JPH0359543A - Manufacture of color liquid crystal display device - Google Patents
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Abstract
Description
アクティブ・マトリクス方式の液晶表示装置は。
マトリクス状に配列された複数の画素電極の各々に対応
して非線形素子（スイッチング素子）を設けたものであ
る。各画素における液晶は理論的には常時駆動（デユー
ティ比１．０）されているので、時分割駆動方式を採用
している。いわゆる単純マトリクス方式と比べてアクテ
ィブ方式はコントラストが良く特にカラーでは欠かせな
い技術となりつつある。スイッチング素子として代表的
なものとしては薄膜トランジスタ（ＴＰＴ）がある。
従来のカラー液晶表示装置の製造方法においては、シア
ン染料とイエロー染料とを混合した混合染料を用いて、
緑色カラーフィルタを染色している。
なお、薄膜トランジスタを使用したアクティブ・マトリ
クス方式の液晶表示装置は、たとえば「冗長構成を採用
した１２．５型アクテイブ・マトリクス方式カラー液晶
デイスプレィ」、日経エレクトロニクス、頁１９３〜２
１０．１９８６年１２月１５日、日経マグロウヒル社発
行、で知られている。Active matrix type liquid crystal display device. A nonlinear element (switching element) is provided corresponding to each of a plurality of pixel electrodes arranged in a matrix. Since the liquid crystal in each pixel is theoretically constantly driven (duty ratio 1.0), a time division driving method is adopted. Compared to the so-called simple matrix method, the active method has better contrast and is becoming an indispensable technology, especially in color. A typical switching element is a thin film transistor (TPT). In the conventional manufacturing method of color liquid crystal display devices, a mixed dye consisting of a cyan dye and a yellow dye is used.
The green color filter is dyed. Note that an active matrix liquid crystal display device using thin film transistors is described in, for example, "12.5-inch active matrix color liquid crystal display with redundant configuration," Nikkei Electronics, pp. 193-2.
10. Published by Nikkei McGraw-Hill on December 15, 1986, known for its publication.
【発明が解決しようとする課題１
しかし、このようなカラー液晶表示装置の製造方法にお
いては、わずかな染色条件の相違により、染色基材に対
する混合染料の流動状態などが大きく相違するから、緑
色カラーフィルタを一定の色調に染色するのは困難であ
った。
この発明は上述の課題を解決するためになされたもので
、容易に緑色カラーフィルタを一定の色調に染色するこ
とができるカラー液晶表示装置の製造方法を提供するこ
とを目的とする。
【課題を解決するための手段】
この目的を達成するため、この発明においては、緑色カ
ラーフィルタを有するカラー液晶表示装置を製造する方
法において、染色基材をシアン染料で染色したのち、上
記染色基材をイエロー染料で染色することにより、上記
緑色カラーフィルタを染色する。Problem to be Solved by the Invention 1 However, in the manufacturing method of such a color liquid crystal display device, slight differences in dyeing conditions cause large differences in the flow state of the mixed dye with respect to the dyed substrate, so green color It was difficult to dye the filter to a constant color. The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a method for manufacturing a color liquid crystal display device that can easily dye a green color filter to a constant color tone. [Means for Solving the Problems] In order to achieve this object, in the present invention, in a method for manufacturing a color liquid crystal display device having a green color filter, a dyed base material is dyed with a cyan dye, and then the dyeing base material is dyed with a cyan dye. The green color filter is dyed by dyeing the material with yellow dye.
このカラー液晶表示装置の製造方法においては、シアン
染料、イエロー染料の各染色条件を固定にすることで、
染色基材へのシアン染料、イエロー染料の各染着量を一
定にすることができる。In this method of manufacturing a color liquid crystal display device, by fixing the dyeing conditions of cyan dye and yellow dye,
It is possible to keep the amounts of cyan dye and yellow dye dyed onto the dyed substrate constant.
以下、この発明を適用すべきアクティブ・マトリクス方
式のカラー液晶表示装置を説明する。
なお、液晶表示装置を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。
第２Ａ図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第２Ｂ図は第２Ａ図の■Ｂ−ｎＢ切断線における
断面と表示パネルのシール部付近の断面を示す図、第２
Ｃ図は第２Ａ図のｎｃ−ｎｃ切断線における断面図であ
る。また、第３図（要部平面図）には第２Ａ図に示す画
素を複数配置したときの平面図を示す。
（画素配置）
第２Ａ図に示すように、各画素は隣接する２本の走査信
号線（ゲート信号線または水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線または垂直信号線
）ＤＬとの交差領域内（４本の信号線で囲まれた領域内
）に配置されている。
各画素は薄膜トランジスタＴＰＴ、透明画素電極ＩＴＯ
Ｉおよび保持容量素子Ｃａｄｄを含む、走査信号線ＧＬ
は列方向に延在し、行方向に複数本配置されている。映
像信号線ＤＬは行方向に延在し。
列方向に複数本配置されている。
（表示部断面全体構造）
第２Ｂ図に示すように、液晶ＬＣを基準に下部透明ガラ
ス基板５ＵＢＩ側には薄膜トランジスタＴＰＴおよび透
明画素電極ＩＴＯＩが形成され、上部透明ガラス基板５
ＵＢ２側にはカラーフィルタＦＩＬ、遮光用ブラックマ
トリクスパターンを形成する遮光膜ＢＭが形成されてい
る。下部透明ガラス基板５ＵＢＩはたとえば１ 、１
［ｍｍｌ程度の厚さで構成されている。
第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩ、５ＵＢ２の左側縁部分
で外部引出配線の存在する部分の断面を示しており、右
側は透明ガラス基板５ＵＢ１．５ＵＢ２の右側縁部分で
外部引出配線の存在しない部分の断面を示している。
第２Ｂ図の左側、右側のそれぞれに示すシール材ＳＬは
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩ、５
ＵＢ２の総周囲全体に沿って形成されている。シール材
ＳＬはたとえばエポキシ樹脂で形成されている。
上部透明ガラス基板５ＵＢＺ側の共通透明画素電極ＩＴ
Ｏ２は、少なくとも一個所において、銀ペースト材ＳＩ
Ｌによって下部透明ガラス基板５ＵＢＩ側に形成された
外部引出配線に接続されている。この外部引出配線はゲ
ート電極ＧＴ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２
のそれぞれと同一製造工程で形成される。
配向膜０ＲＩＩ、０ＲＩ２、透明画素電極ＩＴ０１、共
通透明画素電極ＩＴＯ２、保護膜ｐｓｖ１、ＰＳＶ２、
絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの内側に形
成される６偏光板ＰＯＬ１、ＰＯＬ２はそれぞれ下部透
明ガラス基板５ＵＢＩ、上部透明ガラス基板５ＵＢ２の
外側の表面に形成されている。
液晶ＬＣは液晶分子の向きを設定する下部配向膜０ＲＩ
Ｉと上部配向膜０ＲＩ２との間に封入され、シール部Ｓ
Ｌよってシールされている。
下部配向膜０ＲＩＩは下部透明ガラス基板５ＵＢｌ側の
保護膜ＰＳＶＩの上部に形成される。
上部透明ガラス基板５ＵＢ２の内側（液晶ＬＣ側）の表
面には、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜Ｐ
ＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯＭ）および上
部配向膜○ＲＩ２が順次積層して設けられている。
この液晶表示装置は下部透明ガラス基板５ＵＢｌ側、上
部透明ガラス基板５ＵＢＺ側のそれぞれの層を別々に形
成し、その後上下透明ガラス基板５ＵＢＩ、５ＵＢ２を
重ね合わせ、両者間に液晶ＬＣを封入することによって
組み立てられる。
（薄膜トランジスタＴＰＴ＞
薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。
各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＦＴ２お°よびＴＦＴ３で構
成されている。薄膜トランジスタＴＦＴＩ−ＴＦＴ３の
それぞれは実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている。この分割された薄膜トランジス
タＴＰＴ １〜ＴＦＴ３のそれぞれは、主にゲート電極
ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、１ｎｔｒｉｎｓ
ｉｃ−導電型決定不純物がドープされていない）非晶質
シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソ
ース電極ＳＤ１およびドレイン電極ＳＤ２で構成されて
いる。なお、ソース・ドレインは本来その間のバイアス
極性によって決まり、この液晶表示装置の回路ではその
極性は動作中反転するので、ソース・ドレインは動作中
入れ替わると理解されたい、しかし、以下の説明でも、
便宜上一方をソース、他方をドレインと固定して表現す
る。
（ゲート電極ＧＴ）
ゲート電極ＧＴは第４図（第２Ａ図の第１導電膜ｇ１．
第２導電膜ｇ２およびｉ型半導体層ＡＳのみを描いた平
面図）に詳細に示すように、走査信号線ＧＬから垂直方
向（第２Ａ図および第４図において上方向）に突出する
形状で構成されている（丁字形状に分岐されている）、
ゲート電極ＧＴは薄膜トランジスタＴＦＴＩ−ＴＦＴ３
のそれぞれの形成領域まで突出するように構成されてい
る。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれの
ゲート電極ＧＴは、一体に（共通ゲート電極として）構
成されており、走査信号線ＧＬに連続して形成されてい
る。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形成
領域において大きい段差を作らないように、単層の第１
導電膜ｇ１で構成する。第１導電膜ｇ１はたとえばスパ
ッタで形成されたクロム（Ｃｒ）膜を用い、 １０００
［人］程度の膜厚で形成する。
このゲート電極ＧＴは第２Ａ図、第２Ｂ図および第４図
に示されているように、ｉ型半導体層ＡＳを完全に覆う
よう（下方からみて）それより太き目に形成される。し
たがって、下部透明ガラス基板５ＵＢＩの下方に蛍光灯
等のバックライトＢＬを取り付けた場合、この不透明な
りロムからなるゲート電極ＧＴが影となって、ｉ型半導
体層ＡＳにはバックライト光が当たらず、光照射による
導電現象すなわち薄膜１〜ランジスタＴＦＴのオフ特性
劣化は超きにくくなる。なお、ゲート電ｉＧＴの本来の
大きさは、ソース電極ＳＤＩとドレイン電極ＳＤ２との
間をまたがるに最低限必要な（ゲート電極ＧＴとソース
電極ＳＤＩ、ドレイン電極ＳＤ２との位置合わせ余裕分
も含めて）＠を持ち、チャンネル＠Ｗを決めるその奥行
き長さはソース電極ＳＤｉとドレイン電極ＳＤ２との間
の距ＩＩ（チャンネル長〉Ｌとの比、すなわち相互コン
ダクタンスｇｍを決定するファクタＷ／Ｌをいくつにす
るかによって決められる。
この液晶表示装置におけるゲート電極ＧＴの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。
なお、ゲート電極ＧＴのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極ＧＴおよび走査信号線ＧＬ
は単一の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム（Ａｌ
）、純アルミニウム、パラジウム（Ｐｄ）を含有させた
アルミニウム等を選ぶことができる。
（走査信号線ＧＬ＞
走査信号線ＧＬは第１導電膜ｇｌおよびその上部に設け
られた第２導電膜ｇ２からなる複合膜で構成されている
。この走査信号線ＯＬの第１導電膜ｇｌはゲート電極Ｇ
Ｔの第１導電膜ｇ１と同一製造工程で形成され、かつ一
体に構成されている。
第２導電膜ｇ２はたとえばスパッタで形成されたアルミ
ニウム膜を用い、１０００〜５５００［人］程度の膜厚
で形成する。第２導電膜ｇ２は走査信号線ＧＬの抵抗値
を低減し、信号伝達速度の高速化（画素の情報の書込特
性向上）を図ることができるように構成され、ている。
また、走査信号１１ＧＬは第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号ｗＡＧＬはその側壁の段差形状がゆる
やかになっている。
（絶縁膜ＧＩ＞
絶縁膜ＧＩは薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれのゲートＭ縁膜として使用される。
絶縁膜ＧＩはゲート電極ＧＴおよび走査信号、ＩＧＬの
上層に形成されている。絶縁膜ＧＩはたとえばプラズマ
ＣＶＤで形成された窒化シリコン膜を用い、３０００１
”入］程度の膜厚で形成する。
（ｉ型半導体層ＡＳ）
ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＦＴＩ−ＴＦＴ３のそれぞれ
のチャネル形成領域として使用される。ｉ型半導体層Ａ
Ｓは非晶質シリコン膜または多結晶シリコン膜で形成し
、約１８００［人］程度の膜厚で形成する。
このｉ型半導体層ＡＳは、供給ガスの威令を変えて５ｉ
２Ｎ、からなるゲート縫縁膜として使用される絶縁膜Ｇ
Ｉの形成に連続して、同じプラズマＣＶＤ装置で、しか
もそのプラズマＣＶＤ装置から外部に露出することなく
形成される。また、オーミックコンタクト用のＰをドー
プしたＮ＋型半導体層ｄｏ（第２Ｂ図）も同様に連続し
て約４００［Ａｌの厚さに形成される。しかる後、下部
透明ガラス基板５ＵＢＩはＣＶＤ装置から外に取り出さ
れ、写真処理技術によりＮ＋型半導体ＪｌｄＯおよびｉ
型半導体層ＡＳは第２Ａ図、第２Ｂ図および第４図に示
すように独立した島状にパターニングされる。
ｉ型半導体層ＡＳは、第２Ａ図および第４図に詳細に示
すように、走査信号線ＧＬと映像信号線ＤＬとの交差部
（クロスオーバ部）の両者間にも設けられている。この
交差部のｉ型半導体層ＡＳは交差部における走査信号線
ＯＬと映像信号線ＤＬとの短絡を低減するように構成さ
れている。
（ソース電極ＳＤＩ、ドレイン電極５Ｄ２））複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞ
れのソース電極ＳＤ１とドレイン電極ＳＤ２とは、第２
Ａ図、第２Ｂ図および第５図（第２Ａ図の第１〜第３導
電膜ｄｉ〜ｄ３のみを描いた平面図）で詳細に示すよう
に、ｉ型半導体層ＡＳ上にそれぞれ離隔して設けられて
いる。
ソース電極ＳＤ１． ドレイン電極ＳＤ２のそれぞれ
は、Ｎ＋型半導体層ｄｏに接触する下層側から、第１導
電膜ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね
合わせて構成されている。ソース電極ＳＤＩの第１導電
膜ｄ１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレ
イン電極ＳＤ２の第Ｉ導電膜ｄ１、第２導電膜ｄ２およ
び第３導電膜ｄ３と同一製造工程で形成される。
第１導電膜ｄ１はスパッタで形成したクロム膜を用い、
５００〜１０００［Ａ ］の膜厚（この液晶表示装置で
は、６００［入］程度の膜厚）で形成する。クロム膜は
膜厚を厚く形成するとストレスが大きくなるので、 ２
０００［人］程度の膜厚を越えない範囲で形成する。ク
ロム膜はＮ＋型半導体層ｄｏとの接触が良好である。ク
ロム膜は後述する第２導電膜ｄ２のアルミニウムがＮ＋
型半導体／ｌｄｏに拡散することを防止するいわゆるバ
リア層を構成する。
第Ｉ導電膜ｄ１としては、クロム膜の他に高融点金属（
Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（Ｍ
ＯＳｉ２、ＴｉＳｉ２、ＴａＳｉ、、ＷＳｉ２）膜で形
成してもよい。
第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第１導電膜ｄ１を
マスクとして、Ｎ＋型半導体層ｄＯが除去される。つま
り、ｉ型半導体ＪｌｉＡＳ上に残っていたＮ＋型半導体
層ｄｏは第１導電膜ｄ１以外の部分がセルファラインで
除去される。このとき、Ｎ＋型半導体層ｄＯはその厚さ
分は全て除去されるようエッチされるので、ｉ型半導体
層ＡＳも若干その表面部分でエッチされるが、その程度
はエッチ時間で制御すればよい。
しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［入］の膜厚（この液晶表示
装置では、３５００［人］程度の膜厚）に形成される。
アルミニウム膜はクロム膜に比べてストレスが小さく、
厚い膜厚に形成することが可能で、ソース電極ＳＤＩ、
ドレイン電極ＳＤ２および映像信号ｇＤＬの抵抗値を低
減するように構成されている。第２導電膜ｄ２としては
アルミニウム膜の他にシリコンや銅（Ｃｕ）を添加物と
して含有させたアルミニウム膜で形成してもよい。
第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３が形成される。この第３導電膜ｄ３はス
パッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−
Ｔｉｎ−Ｏｘｉｄｅ Ｉ Ｔ Ｏ：ネサ膜）からなり
、１０００〜２０００［Ａ ］の膜厚（この液晶表示装
置では、１２００［入コ程度の膜厚）で形成される。こ
の第３導電膜ｄ３はソース電極ＳＤＩ、ドレイン電極Ｓ
Ｄ２および映像信号線ＤＬを構成するとともに、透明画
素電極ＩＴＯＩを構成するようになっている。
ソース電極ＳＤＩの第１導電膜ｄ１． ドレイン電極Ｓ
Ｄ２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜
ｄ２および第３導電膜ｄ３に比べて内側に（チャンネル
領域内に）大きく入り込んでいる。つまり、これらの部
分における第１導電膜ｄ１は第２導電膜ｄ２、第３導１
！膜ｄ３とは無関係に薄膜トランジスタＴＰＴのゲート
長りを規定できるように構成されている。
ソース電極ＳＤＩは透明画素電極ＩＴ○１に接続されて
いる。ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段差形
状（第１導電膜ｇ１の膜厚、Ｎ＋型半導体ＭｄＯの膜厚
およびｉ型半導体層ＡＳの膜厚を加算した膜厚に相当す
る段差）に沿って構成されている。具体的には、ソース
電極ＳＤＩは、ｉ型半導体層ＡＳの段差形状に沿って形
成された第１導電膜ｄ１と、この第１導電膜ｄ１の上部
にそれに比べて透明画素電極ＩＴＯＩと接続される側を
小さいサイズで形成した第２導電膜ｄ２と。
この第２導電膜ｄ２から露出する第Ｉ導電膜ｄ１に接続
された第３導電膜ｄ３とで構成されている。
ソース電極ＳＤＩの第２導電膜ｄ２は第１導電膜ｄ１の
クロム膜がストレスの増大から厚く形成できず、ｉ型半
導体層ＡＳの段差形状を乗り越えられないので、このｉ
型半導体層ＡＳを乗り越えるために構成されている。つ
まり、第２導電膜ｄ２は厚く形成することでステップカ
バレッジを向上している。第２導電膜ｄ２は厚く形成で
きるので、ソース電極ＳＤＩの抵抗値（ドレイン電極Ｓ
Ｄ２や映像信号線ＤＬについても同様）の低減に太きく
寄与している。第３導電膜ｄ３は第２導電膜ｄ２のｉ型
半導体層ＡＳに起因する段差形状を乗り越えることがで
きないので、第２導電膜ｄ２のサイズを小さくすること
で、露出する第Ｉ導電膜ｄ１に接続するように構成され
ている。第１導電膜ｄ１と第３導電膜ｄ３とは接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、ソース電極ＳＤＩと透明画素電極ＩＴ○１とを
確実に接続することができる。
（透明画素電極Ｉ Ｔｏ １）
透明画素電極ＩＴＯＩは各画素毎に設けられており、液
晶表示部の画素電極の一方を構成する。
透明画素電極ＩＴＯＩは画素の複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３
つの分割透明画素電極Ｅｌ、Ｅ２、Ｅ３に分割されてい
る。分割透明画素電極Ｅ１〜Ｅ３は各々薄膜トランジス
タＴＰＴのソース電極ＳＤＩに接続されている。
分割透明画素電極Ｅ１〜Ｅ３のそれぞれは実質的に同一
面積となるようにパターニングされている。
このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３に分割し、この複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれに分割透明画素電極Ｅ１〜Ｅ３のそれぞれを接
続することにより、分割された一部分（たとえば、薄膜
トランジスタＴＦＴＩ）が点欠陥になっても、画素全体
でみれば点欠陥でなくなる（薄膜トランジスタＴＦＴ２
および薄膜トランジスタＴＦＴ３が欠陥でない）ので、
点欠陥の確率に低減することができ、また欠陥を見にく
くすることができる。
また５分割透明画素電極Ｅ１〜Ｅ３のそれぞれを実質的
に同一面積で構成することにより、分割透明画素電極Ｅ
１〜Ｅ３のそれぞれと共通透明画素電極ＩＴＯ２とで構
成されるそれぞれの液晶容量Ｃｐｉｘを均一にすること
ができる。
（保護膜ＰＳＶＩ＞
薄膜トランジスタＴＰＴおよび透明画素電極ＩＴＯＩ上
には保護膜ＰＳＶＩが設けられている。
保護膜ＰＳＶＩは主に薄膜トランジスタＴＰＴを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜ＰＳＶＩはたと
えばプラズマＣＶＤ装置で形成した酸化シリコン膜や窒
化シリコン膜で形成されており、ａｏｏｏｃλ］程度の
膜厚で形成する。
（遮光膜ＢＭ＞
上部透明ガラス基板Ｓ Ｕ Ｂ ２側には、外部光（第
２Ｂ図では上方からの光）がチャネル形成領域として使
用されるｉ型半導体層ＡＳに入射されないように、遮＠
＠ＢＭが設けられ、遮蔽膜ＢＭは第６図のハツチングに
示すようなパターンとされている。なお、第６図は第２
Ａ図におけるＩＴＯ膜からなる第３導電膜ｄ３、カラー
フィルタＦＩＬおよび遮光膜ＢＭのみを描いた平面図で
ある。
遮光膜ＢＭは光に対する遮蔽性が高いたとえばアルミニ
ウム膜やクロム膜等で形成されており、この液晶表示装
置ではクロム膜がスパッタリングで１３００［入］程度
の膜厚に形成される。
したがって、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のｉ
型半導体層ＡＳは上下にある遮光膜ＢＭおよび太き目の
ゲート電極ＧＴによってサンドインチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜ＢＭは第６図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜ＢＭは格子状に形成さ
れ（ブラックマトリクス）、この格子で１画素の有効表
示領域が仕切られている。したがって、各画素の輪郭が
遮光膜ＢＭによってはっきりとし、コントラストが向上
する。つまり、遮光膜ＢＭはｉ型半導体層Ａｓに対する
遮光とブラックマトリクスとの２つの機能をもつ。
なお、バックライトを上部透明ガラス基板５ＵＢ２側に
取り付け、下部透明ガラス基板５ＵＢＩをｗｔ察側（外
部露出側）とすることもできる。
（共通透明画素電極Ｉ Ｔｏ ２＞
共通透明画素電極ＩＴＯ２は、下部透明ガラス基板５Ｕ
ＢＩ側に画素毎に設けられた透明画素電極ＩＴＯＬに対
向し、液晶ＬＣの光学的な状態は各画素電極ＩＴ○１と
共通透明画素電極ＩＴ○２との間の電位差（電界）に応
答して変化する。この共通透明画素電極ＩＴＯ２にはコ
モン電圧Ｖｃｏｍが印加されるように構成されている。
コモン電圧Ｖｃｏｍは映像信号ｓＤＬに印加されるロウ
レベルの開動電圧Ｖ ｄ ｍｆｎとハイレベルの岨動電
圧Ｖ ｄ ｒｒｒａｘとの中間電位で娶る。
（カラーフィルタＦ Ｉ Ｌ＞
カラーフィルタＦＩＬはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタＦＩＬは画素に対向する位置に各画素毎に
ドツト状に形成され（第７図）、染め分けられている（
第７図は第３図の第３導電膜／１ｌｄ３とカラーフィル
タＦＩＬのみを描いたもので、Ｒ，Ｇ、Ｂの各カラーフ
ィルターＦＩＬはそれぞれ、４５’ １３５°、ク
ロスのハツチを施しである）。カラーフィルタＦＩＬは
第６図に示すように透明画素電極ＩＴＯＩ （Ｅｌ−Ｅ
３）の全てを覆うように太き目に形成され、遮光膜ＢＭ
はカラーフィルタＦＩＬおよび透明画素電横丁ＴＯＩの
エツジ部分と重なるよう透明画素電極ＩＴＯＩの周縁部
より内側に形成されている。
カラーフィルタＦＩＬは次のように形成することができ
る。まず、上部透明ガラス基板５ＵＢ２の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを形
成する。つぎに、同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形成する。
（保護膜ＰＳＶ２＞
保護膜ＰＳＶ２はカラーフィルタＦＩＬを異なる色に染
め分けた染料が液晶ＬＣに漏れることを防止するために
設けられている。保護膜ＰＳＶ２はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。
（画素配列）
液晶表示部の各画素は、第３図および第７図に示すよう
に、走査信号線ＯＬが延在する方向と同一列方向に複数
配置され、画素列Ｘｉ、Ｘ２゜Ｘ３．Ｘ４．・・・のそ
れぞれを構成している。各画素列Ｘｉ、Ｘ２．Ｘ３．Ｘ
４．・・・のそれぞれの画素は、薄膜トランジスタＴＦ
ＴＩ〜ＴＦＴ３および分割透明画素電極Ｅ１〜Ｅ３の配
置位置を同一に構成している。つまり、奇数画素列Ｘｉ
、Ｘ３゜・・・のそれぞれの画素は、薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３の配置位置を左側、分割透明画素電
極Ｅ１〜Ｅ３の配置位置を右側に構成している。
奇数画素列Ｘｉ、Ｘ３．・・・のそれぞれの行方向の隣
りの偶数画素列Ｘ２．Ｘ４．・・・のそれぞれの画素は
、奇数画素列Ｘｉ、Ｘ３．・・・のそれぞれの画素を映
像信号線ＤＬの延在方向を基準にして線対称でひっくり
返した画素で構成されている。すなわち、画素列Ｘ２．
Ｘ４．・・・のそれぞれの画素は、薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３の配置位置を右側、透明画素電極Ｅ１
〜Ｅ３の配置位置を左側に構成している。そして、画素
列Ｘ２．Ｘ４゜・・・のそれぞれの画素は、画素列Ｘｉ
、Ｘ３．・・・のそれぞれの画素に対し、列方向に半画
素間隔移動させて（ずらして）配置されている。つまり
、画素列Ｘの各画素間隔を１．０ （１，０ピツチ）と
すると、次段の画素列Ｘは、各画素間隔を１．０とし。
前段の画素列Ｘに対して列方向に０．５画素間隔（０，
５ピツチ）ずれている。各画素間を行方向に延在する映
像信号線ＤＬは、各画素列Ｘ間において、半画素間隔分
（０，５ピツチ分）列方向に延在するように構成されて
いる。
その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（たとえば、画素列Ｘ３の
赤色フィルタＲが形成された画素）と次段の画素列Ｘの
同一色フィルタが形成された画素（たとえば、画素列Ｘ
４の赤色フィルタＲが形成された画素）とが１．５画素
間隔（１，５ピツチ）離隔され、またＲＧＢのカラーフ
ィルタＦＩＬは三角形配置となる。カラーフィルタＦＩ
ＬのＲＧＢの三角形配置構造は、各色の混色を良くする
ことができるので、カラー画像の解像度を向上すること
ができる。
また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したかって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、また映像信号線ＤＬの迂回をなくし、多層配線構造
を廃止することができる。
（表示装置全体等価回路）
この液晶表示装置の等価回路を第８図に示す。
ＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フィルタＧが形成
される画素に接続された映像信号線ＤＬである。
ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。
Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，・・・は、赤色フィルタＲが
形成される画素に接続された映像信号線ＤＬである。こ
れらの映像信号線ＤＬは、映像信号岨動回路で選択され
る。Ｙｉは第３図および第７図に示す画素列Ｘ１を選択
する走査信号Ｂａｒ、である。
同様に、Ｙｉ＋１．Ｙｉ＋２．・・・のそれぞれは、画
素列Ｘ２．Ｘ３．・・・のそれぞれを選択する走査信号
Ａ１０Ｌである。これらの走査信号ｆｉＧＬは垂直走査
回路に接続されている。
（保持容量素子Ｃａｄｄの構造）
分割透明画素電極Ｅ１〜Ｅ３のそれぞれは、薄膜トラン
ジスタＴＰＴと接続される端部と反対側の端部において
、隣りの走査信号線ＧＬと重なるよう、Ｌ字状に屈折し
て形成されている。この重ね合わせは、第２Ｃ図からも
明らかなように、分割透明画素電極Ｅ１〜Ｅ３のそれぞ
れを一方の電極ＰＬ２とし、隣りの走査信号ｉＧＬを他
方の電極ＰＬＩとする保持容量素子（静電容量素子）Ｃ
ａｄｄを構成する。この保持容量素子Ｃａｄｄの誘電体
膜は、薄膜トランジスタＴＰＴのゲート絶縁膜として使
用される絶縁膜ＧＩと同一層で４ｉｔ威されている。
保持容量素子Ｃａｄｄは、第４図からも明らかなように
、ゲート１ｉＡＧ Ｌの第１導電膜ｇ１の幅を広げた部
分に形成されている。なお、映像信号線ＤＬと交差する
部分の第１導電膜ｇ１は映像信号線ＤＬとの短絡の確率
を小さくするため細くされている。
保持容量素子Ｃａｄｄを構成するために重ね合わされる
分割透明画素電極Ｅ１〜Ｅ３のそれぞれと電極ＰＬＩと
の間の一部には、ソース電極ｓＤ１と同様に、段差形状
を乗り越える際に透明画素電極ＩＴＯＩが断線しないよ
うに、第１導電膜ｄ１および第２導電膜ｄ２で構成され
た島領域が設けられている。この島領域は、透明画素電
極ＩＴ○工の面積（開口率）を低下しないように、でき
る限り小さく構成する。
（保持容量素子Ｃａｄｄの等価回路とその動作）第２Ａ
図に示される画素の等価回路を第９図に示す。第９図に
おいて、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極
ＧＴとソース電極ＳＤ１との間に形成される寄生容量で
ある。寄生容ｆｔＣｇｓの誘電体膜は絶縁膜ＧＩである
。Ｃｐｉｘは透明画素電極ＩＴＯＩ （ＰＩＸ）と共通
透明画素電極ＩＴ０２ （ＣＯＭ）との間に形成される
液晶容量である。液晶容量Ｃｐｉｘの誘電体膜は液晶Ｌ
Ｃ１保護膜ＰＳＶＩおよび配向膜０Ｒ１１，０ＲＩ２で
ある。ｖｌｃは中点電位である。
保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴがス
イッチングするとき、中点電位（画素電極電位）Ｖｉｃ
に対するゲート電位変化ΔＶｇの影響を低減するように
働く。この様子を式で表すと、次式のようになる。
ΔＶ１ｃ＝ （Ｃｇｓ／（Ｃｇｓ＋Ｃａｄｄ＋Ｃｐｉｘ
）） ＸΔＶｇここで、ΔＶｉａはΔＶｇによる中点電
位の変化分を表わす。この変化分ΔＶｌｃは液晶ＬＣに
加わる直流成分の原因となるが、保持容量Ｃａｄｄを大
きくすればする程、その値を小さくすることができる。
また、保持容量素子Ｃａｄｄは放電時間を長くする作用
もあり、薄膜トランジスタＴＰＴがオフした後の映像情
報を長く蓄積する。液晶ＬＣに印加される直流成分の低
減は、液晶ＬＣの寿命を向上し、液晶表示画面の切り替
え時に前の画像が残るいわゆる焼き付きを低減すること
ができる。
前述したように、ゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう大きくされている分、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２とのオーバラップ面積が増え、し
たがって寄生容量Ｃｇｓが大きくなり、中点電位Ｖｌｃ
はゲート（走査）信号Ｖｇの影響を受は易くなるという
逆効果が生じる。
しかし、保持容量素子Ｃａｄｄを設けることによりこの
デメリットも解消することができる。
保持容量素子Ｃａｄｄの保持容量は、画素の書込特性か
ら、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐｉｘ
（Ｃａｄｄ（８・Ｃｐｉｘ） 、重ね合わせ容量Ｃｇｓ
に対して８〜３２倍（８・Ｃｇｓ＜ Ｃａｄｄ＜ ３２
・Ｃｇｓ）程度の値に設定する。
（保持容量素子Ｃａｄｄ電極線の結線方法）容量電極線
としてのみ使用される最終段の走査信号線ＧＬ（または
初段の走査信号、ＩＧＬ）は、第８図に示すように、共
通透明画素電極ＩＴ○２（Ｖｃｏｍ ）に接続する。共
通透明画素電極ＩＴ○２は、第２Ｂ図に示すように、液
晶表示装置の周縁部において銀ペースト材ＳＬによって
外部引出配線に接続されている。しかも、この外部引出
配線の一部の導電層（ｇｌおよびｇ２）は走査信号線Ｇ
Ｌと同一製造工程で構成されている。この結果、最終段
の走査信号線（容量電極線）ＧＬは、共通透明画素電極
ＩＴ○２に簡単に接続することができる。
または、第８図の点線で示すように、最終段（初段）の
走査信号ａ（容量電極、ｔ）ＧＬを初ｅ（Ｒ終段）の走
査信号線ＧＬに接続してもよい。
なお、この接続は液晶表示部内の内部配線ある魁は外部
引出配線によって行なうことができる。
（保持容量素子Ｃａｄｄの走査信号による直流分羽殺）
この液晶表示装置は、先に本願出願人によって出願され
た特願昭６２−９５１２５号に記載される直流相殺方式
（ＤＣキャンセル方式）に基づき、第１０図（タイムチ
ャート）に示すように、走査信号線ＧＬの駆動電圧を制
御することによってさらに液晶ＬＣに加わる直流成分を
低減することができる。第１０図において、Ｖｉは任意
の走査信号線ＧＬの駆動電圧、Ｖｉ＋１はその次段の走
査信号線ＧＬの駆動電圧である。Ｖｅｅは映像信号線Ｄ
Ｌに印加されるロウレベルの駆動電圧Ｖｄｍ１ｎ。
Ｖｄｄは映像信号線ＤＬに印加されるハイレベルの駆動
電圧Ｖ ｄ ｎａｘである。各時刻ｔ＝ｔ １〜ｔ４に
おける中点電位Ｖｌｃ（第９図参照）の電圧変化分Δｖ
１〜△Ｖ４は、画素の合計の容量Ｃ＝Ｃｇｓ＋Ｃｐｉｘ
＋ Ｃａｄｄとすると１次式で表される。
ΔＶｔ＝ （Ｃｇｓ／Ｃ）ｉ２
ΔＶ２＝＋（Ｃｇｓ／Ｃ）（Ｖ１＋Ｖ２）−（Ｃａｄｄ
／Ｃ）・Ｖ２
Δｖ３＝−（Ｃｇｓ／Ｃ）・ｖｌ
＋ （Ｃａｄｄ／ Ｃ）・（Ｖ １ ＋ Ｖ ２ ）Δ
ｖ、＝＝ −（Ｃａｄｄ／ Ｃ）・Ｖ １ここで、走査
信号線ＧＬに印加される駆動電圧が充分であれば（下記
An active matrix color liquid crystal display device to which the present invention is applied will be described below. Note that in all the figures for explaining the liquid crystal display device, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted. FIG. 2A is a plan view showing one pixel and its surroundings of an active matrix color liquid crystal display device to which the present invention is applied, and FIG. 2B is a cross section taken along the section line ■B-nB in FIG. 2A and a seal on the display panel. Diagram showing a cross section near the part, 2nd
Figure C is a sectional view taken along the NC-NC line in Figure 2A. Moreover, FIG. 3 (main part plan view) shows a plan view when a plurality of pixels shown in FIG. 2A are arranged. (Pixel Arrangement) As shown in Figure 2A, each pixel is connected to two adjacent scanning signal lines (gate signal lines or horizontal signal lines) GL and two adjacent video signal lines (drain signal lines or vertical signal lines). line) DL (in the area surrounded by four signal lines). Each pixel has a thin film transistor TPT and a transparent pixel electrode ITO.
A scanning signal line GL including I and a storage capacitor element Cadd.
extend in the column direction, and a plurality of them are arranged in the row direction. The video signal line DL extends in the row direction. Multiple pieces are arranged in the column direction. (Overall cross-sectional structure of display section) As shown in FIG. 2B, a thin film transistor TPT and a transparent pixel electrode ITOI are formed on the lower transparent glass substrate 5UBI side with respect to the liquid crystal LC, and the upper transparent glass substrate 5
On the UB2 side, a color filter FIL and a light shielding film BM forming a light shielding black matrix pattern are formed. The lower transparent glass substrate 5UBI is, for example, 1, 1
[It is composed of a thickness of about mml.] The central part of Figure 2B shows a cross section of one pixel,
The left side shows the cross section of the left edge of the transparent glass substrates 5UBI and 5UB2 where external lead wiring exists, and the right side shows the cross section of the right edge of the transparent glass substrates 5UB1.5UB2 where no external lead wiring exists. It shows. The sealing material SL shown on the left and right sides of FIG. 2B is configured to seal the liquid crystal LC, and the transparent glass substrates 5UBI, 5 excluding the liquid crystal sealing opening (not shown)
It is formed along the entire circumference of UB2. The sealing material SL is made of, for example, epoxy resin. Common transparent pixel electrode IT on the upper transparent glass substrate 5UBZ side
O2 is supplied to the silver paste material SI at least in one place.
L is connected to an external lead wiring formed on the UBI side of the lower transparent glass substrate 5. This external lead wiring includes a gate electrode GT, a source electrode SDI, and a drain electrode SD2.
are formed in the same manufacturing process as each. Alignment film 0RII, 0RI2, transparent pixel electrode IT01, common transparent pixel electrode ITO2, protective film psv1, PSV2,
Each layer of the insulating film GI is formed inside the sealing material SL, and the six polarizing plates POL1 and POL2 are formed on the outer surface of the lower transparent glass substrate 5UBI and the upper transparent glass substrate 5UB2, respectively. The liquid crystal LC has a lower alignment film 0RI that sets the direction of the liquid crystal molecules.
I and the upper alignment film 0RI2, and the seal part S
It is sealed by L. The lower alignment film 0RII is formed on the protective film PSVI on the lower transparent glass substrate 5UBl side. A light shielding film BM, a color filter FIL, and a protective film P are provided on the inner surface (liquid crystal LC side) of the upper transparent glass substrate 5UB2.
SV2, a common transparent pixel electrode ITO2 (COM), and an upper alignment film RI2 are sequentially laminated. This liquid crystal display device is constructed by separately forming layers on the lower transparent glass substrate 5UBl side and the upper transparent glass substrate 5UBZ side, and then overlapping the upper and lower transparent glass substrates 5UBI and 5UB2, and sealing the liquid crystal LC between them. Can be assembled. (Thin film transistor TPT> The thin film transistor TPT operates in such a way that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and drain becomes small, and when the bias is reduced to zero, the channel resistance becomes large.Thin film transistor of each pixel TPT is 3 within a pixel.
It is divided into two (plurality) of thin film transistors (divided thin film transistors) TFTI, TFT2, and TFT3. Each of the thin film transistors TFTI to TFT3 has substantially the same size (channel length and width are the same). Each of the divided thin film transistors TPT1 to TFT3 mainly includes a gate electrode GT, a gate insulating film GI, an i-type (intrinsic, 1ntrins)
ic - consists of an i-type semiconductor layer AS made of amorphous silicon (Si) (not doped with conductivity type determining impurities), a pair of source electrode SD1 and drain electrode SD2. Note that the source and drain are originally determined by the bias polarity between them, and in this liquid crystal display circuit, the polarity is reversed during operation, so it should be understood that the source and drain are interchanged during operation.However, in the following explanation,
For convenience, one is expressed as a source and the other as a drain. (Gate electrode GT) The gate electrode GT is the first conductive film g1 in FIG. 4 (FIG. 2A).
As shown in detail in the plan view depicting only the second conductive film g2 and the i-type semiconductor layer AS, it has a shape that projects vertically from the scanning signal line GL (upward in FIGS. 2A and 4). (branched into a T-shape),
Gate electrode GT is thin film transistor TFTI-TFT3
It is configured to protrude to the respective formation areas. The respective gate electrodes GT of the thin film transistors TPTI to TFT3 are configured integrally (as a common gate electrode) and are formed continuously to the scanning signal line GL. The gate electrode GT is made of a single-layer first layer so as not to create a large step in the formation region of the thin film transistor TPT.
It is composed of a conductive film g1. The first conductive film g1 is, for example, a chromium (Cr) film formed by sputtering, and
Formed with a film thickness of about [a person]. As shown in FIGS. 2A, 2B, and 4, this gate electrode GT is formed to be thicker than the i-type semiconductor layer AS so as to completely cover it (as viewed from below). Therefore, when a backlight BL such as a fluorescent lamp is attached below the lower transparent glass substrate 5UBI, the gate electrode GT made of opaque or ROM forms a shadow, and the backlight light does not shine on the i-type semiconductor layer AS. , the conductivity phenomenon caused by light irradiation, that is, the deterioration of the off-characteristics of the thin film 1 to the transistor TFT becomes difficult to overcome. The original size of the gate electrode iGT is the minimum required size to span between the source electrode SDI and drain electrode SD2 (including the alignment margin between the gate electrode GT, the source electrode SDI, and the drain electrode SD2). )@, and its depth length that determines the channel @W is the ratio of the distance II (channel length>L) between the source electrode SDi and the drain electrode SD2, that is, the factor W/L that determines the mutual conductance gm. The size of the gate electrode GT in this liquid crystal display device is, of course, larger than the original size mentioned above.If we consider only from the gate and light shielding functions of the gate electrode GT, Gate electrode GT and scanning signal line GL
may be integrally formed in a single layer, in which case aluminum (Al) containing silicon is used as the opaque conductive material.
), pure aluminum, aluminum containing palladium (Pd), etc. can be selected. (Scanning Signal Line GL> The scanning signal line GL is composed of a composite film consisting of a first conductive film gl and a second conductive film g2 provided on top of the first conductive film gl. The first conductive film gl of the scanning signal line OL is Gate electrode G
It is formed in the same manufacturing process as the first conductive film g1 of T, and is configured integrally. The second conductive film g2 is formed using, for example, an aluminum film formed by sputtering, and has a thickness of about 1000 to 5500 [people]. The second conductive film g2 is configured to reduce the resistance value of the scanning signal line GL and increase the signal transmission speed (improve the writing characteristics of pixel information). Further, the scanning signal 11GL is configured such that the width of the second conductive film g2 is smaller than the width of the first conductive film g1. In other words, the side wall of the scanning signal wAGL has a gradual step shape. (Insulating film GI> The insulating film GI is used as the gate M edge film of each of the thin film transistors TPTI to TFT3. The insulating film GI is formed on the gate electrode GT, the scanning signal, and the upper layer of IGL. The insulating film GI is, for example, 30001 using a silicon nitride film formed by plasma CVD
(I-type semiconductor layer AS) As shown in FIG. 4, the i-type semiconductor layer AS is used as a channel formation region for each of the thin film transistors TFTI to TFT3, which are divided into a plurality of parts. i-type semiconductor layer A
S is formed of an amorphous silicon film or a polycrystalline silicon film, and is formed to have a thickness of about 1800 [layers]. This i-type semiconductor layer AS can be formed by changing the power of the supplied gas.
Insulating film G used as a gate seam film consisting of 2N
Subsequently to the formation of I, it is formed in the same plasma CVD apparatus without being exposed to the outside from the plasma CVD apparatus. Further, a P-doped N+ type semiconductor layer do (FIG. 2B) for ohmic contact is also continuously formed to a thickness of about 400 [Al]. Thereafter, the lower transparent glass substrate 5UBI is taken out from the CVD apparatus, and N+ type semiconductors JldO and i are formed using photo processing technology.
The type semiconductor layer AS is patterned into independent islands as shown in FIGS. 2A, 2B, and 4. As shown in detail in FIGS. 2A and 4, the i-type semiconductor layer AS is also provided between the scanning signal line GL and the video signal line DL at an intersection (crossover section). The i-type semiconductor layer AS at this intersection is configured to reduce short circuits between the scanning signal line OL and the video signal line DL at the intersection. (Source electrode SDI, drain electrode 5D2)) The source electrode SD1 and the drain electrode SD2 of each of the thin film transistors TPTI to TFT3 divided into a plurality of
As shown in detail in FIG. A, FIG. 2B, and FIG. 5 (a plan view depicting only the first to third conductive films di to d3 in FIG. 2A), they are spaced apart from each other on the i-type semiconductor layer AS. It is provided. Source electrode SD1. Each of the drain electrodes SD2 is configured by sequentially stacking a first conductive film d1, a second conductive film d2, and a third conductive film d3 from the lower layer side in contact with the N+ type semiconductor layer do. The first conductive film d1, second conductive film d2, and third conductive film d3 of the source electrode SDI are formed in the same manufacturing process as the I conductive film d1, second conductive film d2, and third conductive film d3 of the drain electrode SD2. be done. The first conductive film d1 is a chromium film formed by sputtering,
It is formed with a film thickness of 500 to 1000 [A] (in this liquid crystal display device, a film thickness of about 600 [A]). As the thickness of the chromium film becomes thicker, the stress increases, so 2
The film thickness is formed within a range of approximately 0.000 [persons]. The chromium film has good contact with the N+ type semiconductor layer do. In the chromium film, the aluminum of the second conductive film d2, which will be described later, is N+.
It constitutes a so-called barrier layer that prevents diffusion into the type semiconductor/ldo. As the I conductive film d1, in addition to the chromium film, a high melting point metal (
Mo, Ti, Ta, W) films, high melting point metal silicide (M
It may also be formed using a film (OSi2, TiSi2, TaSi, WSi2). After patterning the first conductive film d1 by photo processing, the N+ type semiconductor layer dO is removed using the same photo processing mask or using the first conductive film d1 as a mask. In other words, the portion of the N+ type semiconductor layer do remaining on the i-type semiconductor JliAS other than the first conductive film d1 is removed by the self-alignment line. At this time, since the N+ type semiconductor layer dO is etched so that its entire thickness is removed, the i-type semiconductor layer AS is also slightly etched on its surface, but the extent can be controlled by the etching time. . Thereafter, the second conductive film d2 is formed by aluminum sputtering to a thickness of 3000 to 5500 [in] (in this liquid crystal display device, a film thickness of about 3500 [in]). Aluminum film has less stress than chrome film,
It is possible to form a thick film, and the source electrode SDI,
It is configured to reduce the resistance values of the drain electrode SD2 and the video signal gDL. The second conductive film d2 may be formed of an aluminum film containing silicon or copper (Cu) as an additive in addition to the aluminum film. After patterning the second conductive film d2 by photo processing technology,
A third conductive film d3 is formed. This third conductive film d3 is a transparent conductive film (Induim-
It is made of Tin-Oxide ITO (nesa film) and is formed with a film thickness of 1000 to 2000 [A] (in this liquid crystal display device, a film thickness of about 1200 [A]). This third conductive film d3 includes a source electrode SDI and a drain electrode S
In addition to configuring D2 and the video signal line DL, the transparent pixel electrode ITOI is also configured. First conductive film d1 of source electrode SDI. drain electrode S
Each of the first conductive films d1 of D2 extends more inward (into the channel region) than the upper second conductive film d2 and third conductive film d3. In other words, the first conductive film d1 in these parts is the second conductive film d2 and the third conductive film d1.
! The configuration is such that the gate length of the thin film transistor TPT can be defined independently of the film d3. The source electrode SDI is connected to the transparent pixel electrode IT○1. The source electrode SDI has a step shape in the i-type semiconductor layer AS (a step corresponding to the sum of the thickness of the first conductive film g1, the thickness of the N+ type semiconductor MdO, and the thickness of the i-type semiconductor layer AS). It is structured along. Specifically, the source electrode SDI is connected to a first conductive film d1 formed along the step shape of the i-type semiconductor layer AS, and a transparent pixel electrode ITOI above the first conductive film d1. and a second conductive film d2 formed with a smaller size on the opposite side. The third conductive film d3 is connected to the I-th conductive film d1 exposed from the second conductive film d2. The second conductive film d2 of the source electrode SDI cannot be formed thickly because the chromium film of the first conductive film d1 increases stress, and cannot overcome the stepped shape of the i-type semiconductor layer AS.
It is configured to overcome the type semiconductor layer AS. In other words, step coverage is improved by forming the second conductive film d2 thickly. Since the second conductive film d2 can be formed thickly, the resistance value of the source electrode SDI (drain electrode S
The same applies to D2 and the video signal line DL). Since the third conductive film d3 cannot overcome the step shape caused by the i-type semiconductor layer AS of the second conductive film d2, by reducing the size of the second conductive film d2, the exposed I-type conductive film d1 is configured to connect. The first conductive film d1 and the third conductive film d3 not only have good adhesion, but also have a small step shape at the connection between them, so that the source electrode SDI and the transparent pixel electrode IT○1 are reliably connected. be able to. (Transparent Pixel Electrode I To 1) The transparent pixel electrode ITOI is provided for each pixel and constitutes one of the pixel electrodes of the liquid crystal display section. The transparent pixel electrode ITOI has three transparent pixel electrodes corresponding to each of the thin film transistors TPTI to TFT3 divided into plural parts of the pixel.
The transparent pixel electrodes are divided into three divided transparent pixel electrodes El, E2, and E3. The divided transparent pixel electrodes E1 to E3 are each connected to the source electrode SDI of the thin film transistor TPT. Each of the divided transparent pixel electrodes E1 to E3 is patterned to have substantially the same area. In this way, the thin film transistor TPT of one pixel is divided into a plurality of thin film transistors TPTI to TFT3, and each of the divided transparent pixel electrodes E1 to E3 is connected to each of the divided thin film transistors TPTI to TFT3. Even if a part of the pixel (for example, thin film transistor TFTI) becomes a point defect, it is no longer a point defect when looking at the entire pixel (thin film transistor TFT2).
and thin film transistor TFT3 are not defective), so
The probability of point defects can be reduced, and defects can be made difficult to see. Furthermore, by configuring each of the five divided transparent pixel electrodes E1 to E3 to have substantially the same area, the divided transparent pixel electrode E
It is possible to make the respective liquid crystal capacitances Cpix formed by each of the pixels 1 to E3 and the common transparent pixel electrode ITO2 uniform. (Protective film PSVI> A protective film PSVI is provided over the thin film transistor TPT and the transparent pixel electrode ITOI. The protective film PSVI is mainly formed to protect the thin film transistor TPT from moisture etc., and has high transparency and Use a material with good moisture resistance.The protective film PSVI is made of, for example, a silicon oxide film or a silicon nitride film formed with a plasma CVD device, and is formed with a film thickness of about aooocλ. (Light-shielding film BM> Upper transparent) On the glass substrate SUB 2 side, there is a shield @ to prevent external light (light from above in FIG. 2B) from entering the i-type semiconductor layer AS used as a channel formation region.
@BM is provided, and the shielding film BM has a pattern as shown by hatching in FIG. In addition, Figure 6 is the second
FIG. 3 is a plan view depicting only the third conductive film d3 made of an ITO film, the color filter FIL, and the light shielding film BM in FIG. The light shielding film BM is formed of a film having a high light shielding property, such as an aluminum film or a chromium film, and in this liquid crystal display device, the chromium film is formed by sputtering to a thickness of about 1300 mm. Therefore, i of thin film transistors TPTI to TFT3
The type semiconductor layer AS is sandwiched between the upper and lower light shielding films BM and the thick gate electrode GT, and that portion is not exposed to external natural light or backlight light. The light shielding film BM is formed around the pixel as shown by the hatched area in FIG. There is. Therefore, the outline of each pixel becomes clear due to the light shielding film BM, and the contrast is improved. In other words, the light shielding film BM has two functions: shielding light from the i-type semiconductor layer As and serving as a black matrix. Note that the backlight can be attached to the upper transparent glass substrate 5UB2 side, and the lower transparent glass substrate 5UBI can be set to the wt detection side (externally exposed side). (Common transparent pixel electrode I To 2> The common transparent pixel electrode I TO 2 is connected to the lower transparent glass substrate 5U.
Opposed to the transparent pixel electrode ITOL provided for each pixel on the BI side, the optical state of the liquid crystal LC responds to the potential difference (electric field) between each pixel electrode IT○1 and the common transparent pixel electrode IT○2. and change. The configuration is such that a common voltage Vcom is applied to this common transparent pixel electrode ITO2. The common voltage Vcom is at an intermediate potential between the low level opening voltage V d mfn and the high level moving voltage V d rrrax applied to the video signal sDL. (Color filter FIL> The color filter FIL is constructed by coloring a dyed base material made of a resin material such as acrylic resin with dye.The color filter FIL has a dot for each pixel at a position facing the pixel. It is formed into a shape (Fig. 7) and is dyed differently (
Figure 7 depicts only the third conductive film/1ld3 and color filter FIL in Figure 3, and each of the R, G, and B color filters FIL has a cross hatch at 45' 135°. ). The color filter FIL has a transparent pixel electrode ITOI (El-E
3) is formed thick so as to cover all of the light shielding film BM.
is formed inside the periphery of the transparent pixel electrode ITOI so as to overlap with the color filter FIL and the edge portion of the transparent pixel electrode TOI. Color filter FIL can be formed as follows. First, a dyed base material is formed on the surface of the upper transparent glass substrate 5UB2, and the dyed base material other than the red filter forming area is removed using photolithography technology. Thereafter, the dyed base material is dyed with a red dye and subjected to a fixing treatment to form a red filter R. Next, a green filter G and a blue filter B are sequentially formed by performing similar steps. (Protective film PSV2> The protective film PSV2 is provided to prevent the dyes that dye the color filter FIL into different colors from leaking into the liquid crystal LC.The protective film PSV2 is made of a transparent resin material such as acrylic resin or epoxy resin. (Pixel Arrangement) As shown in FIGS. 3 and 7, a plurality of pixels of the liquid crystal display section are arranged in the same column direction as the direction in which the scanning signal line OL extends. Xi, X2°X3.X4... Each pixel column Xi, X2.X3.X
4. Each pixel of... is a thin film transistor TF
The arrangement positions of TI to TFT3 and divided transparent pixel electrodes E1 to E3 are configured to be the same. In other words, odd pixel row Xi
, Odd pixel columns Xi, X3. . . , adjacent even-numbered pixel columns X2 . X4. . . are arranged in odd-numbered pixel columns Xi, X3 . . . . each pixel is made up of pixels that are symmetrically turned upside down with respect to the extending direction of the video signal line DL. That is, pixel row X2.
X4. Each pixel of... is a thin film transistor T
The arrangement position of PTI~TFT3 is on the right side, transparent pixel electrode E1
~ E3 is arranged on the left side. Then, pixel row X2. Each pixel of X4°... is a pixel column Xi
,X3. ... are shifted (shifted) by half a pixel interval in the column direction. That is, if each pixel interval of the pixel column X is 1.0 (1,0 pitch), then the pixel interval of the next stage pixel column X is 1.0. 0.5 pixel interval (0,
5 pitch) is off. The video signal line DL extending in the row direction between each pixel is configured to extend in the column direction by a half pixel interval (0.5 pitch) between each pixel column X. As a result, as shown in FIG. 7, the pixel in the previous pixel row Pixels on which color filters are formed (for example, pixel row
4) are spaced apart by 1.5 pixels (1.5 pitch), and the RGB color filters FIL are arranged in a triangular arrangement. Color filter FI
The triangular arrangement structure of RGB of L can improve the color mixing of each color, and therefore can improve the resolution of a color image. Moreover, since the video signal line DL extends in the column direction by only half a pixel interval between each pixel column X, it does not intersect with the adjacent video signal line DL. So, video signal line D
It is possible to eliminate the routing of L and reduce its occupied area, and it is also possible to eliminate detours of the video signal line DL and eliminate the multilayer wiring structure. (Whole Equivalent Circuit of Display Device) An equivalent circuit of this liquid crystal display device is shown in FIG. XiG, Xi+IG, . . . are video signal lines DL connected to pixels in which the green filter G is formed. XiB, Xi+IB, . . . are video signal lines DL connected to the pixels in which the blue filter B is formed. Xi+IR, Xi+2R, . . . are video signal lines DL connected to pixels in which the red filter R is formed. These video signal lines DL are selected by a video signal driving circuit. Yi is a scanning signal Bar that selects the pixel column X1 shown in FIGS. 3 and 7. Similarly, Yi+1. Yi+2. . . , each of pixel rows X2 . X3. This is a scanning signal A10L that selects each of the following. These scanning signals fiGL are connected to a vertical scanning circuit. (Structure of storage capacitor element Cadd) Each of the divided transparent pixel electrodes E1 to E3 is bent into an L-shape so as to overlap the adjacent scanning signal line GL at the end opposite to the end connected to the thin film transistor TPT. It is formed as follows. As is clear from FIG. 2C, this superposition is achieved by using a storage capacitance element (capacitance element)C
Configure add. The dielectric film of this storage capacitor element Cadd is the same layer as the insulating film GI used as the gate insulating film of the thin film transistor TPT, and has a thickness of 4 it. As is clear from FIG. 4, the storage capacitor element Cadd is formed in the widened portion of the first conductive film g1 of the gate 1iAGL. Note that the first conductive film g1 at the portion intersecting with the video signal line DL is made thin in order to reduce the probability of short circuit with the video signal line DL. Similar to the source electrode sD1, a transparent pixel electrode ITOI is formed between each of the divided transparent pixel electrodes E1 to E3 overlapped to form the storage capacitor element Cadd and the electrode PLI. An island region made up of the first conductive film d1 and the second conductive film d2 is provided to prevent disconnection. This island region is configured to be as small as possible so as not to reduce the area (aperture ratio) of the transparent pixel electrode IT○. (Equivalent circuit of storage capacitor element Cadd and its operation) 2nd A
FIG. 9 shows an equivalent circuit of the pixel shown in the figure. In FIG. 9, Cgs is a parasitic capacitance formed between the gate electrode GT and source electrode SD1 of the thin film transistor TPT. The dielectric film having the parasitic capacitance ftCgs is an insulating film GI. Cpix is a liquid crystal capacitor formed between the transparent pixel electrode ITOI (PIX) and the common transparent pixel electrode IT02 (COM). The dielectric film of liquid crystal capacitor Cpix is liquid crystal L
These are the C1 protective film PSVI and the alignment films 0R11 and 0RI2. vlc is the midpoint potential. The storage capacitor element Cadd has a midpoint potential (pixel electrode potential) Vic when the thin film transistor TPT switches.
It works to reduce the influence of gate potential change ΔVg on. This situation can be expressed as the following formula. ΔV1c= (Cgs/(Cgs+Cadd+Cpix
)) XΔVg Here, ΔVia represents the change in midpoint potential due to ΔVg. This variation ΔVlc causes a direct current component applied to the liquid crystal LC, but the larger the holding capacitance Cadd is, the smaller its value can be. Further, the storage capacitor element Cadd also has the effect of lengthening the discharge time, so that video information is stored for a long time after the thin film transistor TPT is turned off. Reducing the DC component applied to the liquid crystal LC can improve the life of the liquid crystal LC and reduce so-called burn-in, in which the previous image remains when switching between liquid crystal display screens. As mentioned above, since the gate electrode GT is made large enough to completely cover the i-type semiconductor layer AS, the source electrode SDI
, the overlap area with the drain electrode SD2 increases, the parasitic capacitance Cgs increases, and the midpoint potential Vlc
has the opposite effect of becoming more susceptible to the influence of the gate (scanning) signal Vg. However, by providing the storage capacitor element Cadd, this disadvantage can also be eliminated. The storage capacitance of the storage capacitor element Cadd is 4 to 8 times the liquid crystal capacitance Cpix (4・Cpix
(Cadd(8・Cpix), superposition capacitance Cgs
8 to 32 times (8・Cgs<Cadd<32
・Set to a value of about Cgs). (Connection method of storage capacitor element Cadd electrode line) The final stage scanning signal line GL (or first stage scanning signal, IGL) used only as a capacitor electrode line is connected to the common transparent pixel electrode IT as shown in FIG. ○Connect to 2 (Vcom). As shown in FIG. 2B, the common transparent pixel electrode IT○2 is connected to an external wiring at the peripheral edge of the liquid crystal display device by means of a silver paste material SL. Moreover, part of the conductive layer (gl and g2) of this external wiring is connected to the scanning signal line G.
It is constructed using the same manufacturing process as L. As a result, the final stage scanning signal line (capacitive electrode line) GL can be easily connected to the common transparent pixel electrode IT○2. Alternatively, as shown by the dotted line in FIG. 8, the scanning signal a (capacitive electrode, t) GL of the final stage (first stage) may be connected to the scanning signal line GL of the first stage e (R final stage). Note that this connection can be made by internal wiring within the liquid crystal display section or external wiring. (DC cancellation by scanning signal of storage capacitor element Cadd) This liquid crystal display device is based on the DC cancellation method (DC cancellation method) described in Japanese Patent Application No. 62-95125 previously filed by the applicant of the present application. As shown in FIG. 10 (time chart), by controlling the drive voltage of the scanning signal line GL, the DC component applied to the liquid crystal LC can be further reduced. In FIG. 10, Vi is the drive voltage of an arbitrary scanning signal line GL, and Vi+1 is the drive voltage of the scanning signal line GL at the next stage. Vee is video signal line D
Low level drive voltage Vdm1n applied to L. Vdd is a high-level drive voltage V d nax applied to the video signal line DL. Voltage change Δv of midpoint potential Vlc (see Figure 9) at each time t=t1 to t4
1 to △V4 is the total capacitance of pixels C=Cgs+Cpix
+ Cadd is expressed by a linear equation. ΔVt= (Cgs/C)i2 ΔV2=+(Cgs/C)(V1+V2)−(Cadd
/C)・V2 Δv3=−(Cgs/C)・vl + (Cadd/C)・(V 1 + V 2 ) Δ
v, == −(Cadd/C)・V 1Here, if the drive voltage applied to the scanning signal line GL is sufficient (the following
【注］参照）、液晶ＬＣに加わる直流電圧は、次式で表
される。
Δｖ３＋ΔＶ、＝（Ｃａｄｄ−Ｖ２−Ｃｇｓ−Ｖｌ）／
Ｃしたがって、 Ｃａｄｄ・Ｖ ２ ＝ Ｃｇｓ−Ｖ
１とすると。
液晶ＬＣに加わる直流電圧はＯになる。
【注】時刻ｔ１、ｔ２で駆動電圧Ｖｉの変化分が中点電
位Ｖｌｃに影響を及ぼすが、ｔ２〜ｔ３の期間に中点電
位Ｖｉｅは信号４１Ｘ ｉを通じて映像信号電位と同じ
電位にされる（映像信号の十分な書き込み）、液晶ＬＣ
にかかる電位は薄膜トランジスタＴＰＴがオフした直後
の電位でほぼ決定される（薄膜トランジスタＴＰＴのオ
フ期間がオン期間より圧倒的に長い）。したがって、液
晶ＬＣにかかる直流分の計算は、期間ｔ１〜ｔ３はほぼ
無視でき、薄膜トランジスタＴＰＴがオフ直後の電位す
なわち時刻ｔ３、ｔ４における過渡時の影響を考えれば
よい、なお、映像信号はフレーム毎、あるいはライン毎
に極性が反転し、映像信号そのものによる直流分は零と
されている。
つまり、直流相殺方式は、寄生容量Ｃｇｓによる中点電
位ｖ１ｃの引き込みによる低下分を、保持容量素子Ｃａ
ｄｄおよび次段の走査信号線（容′Ｊｋ電極線）ＧＬに
印加される駆動電圧によって押し上げ。
液晶ＬＣに加わる直流成分を極めて小さくすることがで
きる。この結果、液晶表示装置は液晶ＬＣの寿命を向上
することができる。もちろん、遮光効果を上げるために
ゲート電極ＧＴを大きくした場合、それに伴って保持容
量素子Ｃａｄｄの保持容量を大きくすればよい。
つぎに、第１Ａ図によりこの発明に係るカラー液晶表示
装置の製造方法について説明する。まず。
上部透明ガラス基板５ＵＢ２に膜厚が１３００［λコの
クロム膜をスパッタリングにより設ける。つぎに、エツ
チング液として硝酸第２セリウムアンモニウム溶液を使
用した写真蝕刻技術でクロム膜を選択的にエツチングす
ることによって、遮蔽膜ＢＭを形成する。つぎに、遮蔽
膜ＢＭ上に染色基材を設け、写真蝕刻技術で赤色フィル
タ形Ｉｊ、領域以外の染色基材を除去する。つぎに、染
色基材を赤色染料で染色し、固着処理を施して、赤色カ
ラーフィルタＦＩＬ（Ｒ）を形成する。つぎに、染色基
材を設け、写真蝕刻技術で緑色フィルタ形成領域以外の
染色基材を除去する。つぎに、染色基材をシアン染料で
染色したのち、さらに同一の染色基材をイエロー染料で
染色し、固着処理を施して、緑色カラーフィルタＦＩＬ
（Ｇ）を形成する。つぎに、染色基材を設け、写真蝕刻
技術で青色フィルタ形成領域以外の染色基材を除去する
。つぎに、染色基材を青色染料で染色し、固着処理を施
して、青色カラーフィルタＦＩＬ（Ｂ）を形成する。
このカラー液晶表示装置の製造方法においては、染色基
材をシアン染料で染色したのち、さらに同一の染色基材
をイエロー染料で染色することにより、緑色カラーフィ
ルタＦＩＬ（Ｇ）を形成しているから、シアン染料、イ
エロー染料の各染色条件を固定にすることで、染色基材
へのシアン染料、イエロー染料の各染着量を一定にする
ことができるので、容易に緑色カラーフィルタＦＩＬ（
Ｇ）を一定の色調に染色することができる。
第１Ｂ図によりこの発明に係る他のカラー液晶表示装置
の製造方法について説明する。まず、上部透明ガラス基
板５ＵＢ２に遮蔽膜ＢＭを形成する。つぎに、遮蔽膜Ｂ
Ｍ上に染色基材を設け、染色基村上にレジストＲ８Ｔを
塗布し、写真蝕刻技術で赤色フィルタ形成領域のレジス
トＲ３Ｔを除去したのち、染色基材の露出部分を赤色染
料で染色する。つぎに、レジストＲＳＴを除去し、染色
基村上にレジストＲ８Ｔを塗布し、写真蝕刻技術で緑色
フィルタ形成領域のレジストＲ８Ｔを除去したのち、染
色基材の露出部分をシアン染料で染色したのち、さらに
染色基材の同一部分をイエロー染料で染色する。つぎに
、レジストＲ８Ｔを除去し、染色基村上にレジストＲ８
Ｔを塗布し、写真蝕刻技術で青色フィルタ形成領域のレ
ジストＲ８Ｔを除去したのち、染色基材の露出部分を青
色染料で染色する。つぎに、レジストＲ８Ｔを除去した
のち、固着処理を施して、赤色カラーフィルタＦＩＬ（
Ｒ）、緑色カラーフィルタＦＩＬ（Ｇ）、青色カラーフ
ィルタＦＩＬ（Ｂ）を形成する。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、この発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
たとえば、上述実施例においては、ゲート電極形成→ゲ
ートｔＩＡ縁膜形成→半導体層形成→ソース・ドレイン
電極形成の逆スタガ構造を示したが、上下関係または作
る順番がそれと逆のスタガ構造でもこの発明は有効であ
る。
（発明の効果］
以上説明したように、この発明に係る液晶表示装置の製
造方法においては、シアン染料、イエロー染料の各染色
条件を固定にすることで、染色基材へのシアン染料、イ
エロー染料の各染着量を一定にすることができるから、
容易に緑色カラーフィルタを一定の色調に染色すること
ができる。このように、この発明の効果は顕著である。(See note), the DC voltage applied to the liquid crystal LC is expressed by the following formula. Δv3+ΔV, = (Cadd-V2-Cgs-Vl)/
C Therefore, Cadd・V 2 = Cgs−V
If it is 1. The DC voltage applied to the liquid crystal LC becomes O. [Note] At times t1 and t2, the change in drive voltage Vi affects the midpoint potential Vlc, but during the period from t2 to t3, the midpoint potential Vie is made the same potential as the video signal potential through the signal 41Xi ( sufficient writing of video signals), liquid crystal LC
The potential applied to the thin film transistor TPT is almost determined by the potential immediately after the thin film transistor TPT is turned off (the off period of the thin film transistor TPT is overwhelmingly longer than the on period). Therefore, when calculating the DC component applied to the liquid crystal LC, the period t1 to t3 can be almost ignored, and it is sufficient to consider the potential immediately after the thin film transistor TPT is turned off, that is, the influence of the transient period at times t3 and t4. Alternatively, the polarity is reversed for each line, and the DC component due to the video signal itself is zero. In other words, in the DC cancellation method, the reduction due to the pull-in of the midpoint potential v1c by the parasitic capacitance Cgs is compensated for by the retention capacitance element Ca.
dd and the next stage scanning signal line (Jk electrode line) GL. The direct current component applied to the liquid crystal LC can be made extremely small. As a result, the life of the liquid crystal LC of the liquid crystal display device can be improved. Of course, when the gate electrode GT is increased in size to improve the light shielding effect, the storage capacitance of the storage capacitance element Cadd may be increased accordingly. Next, a method for manufacturing a color liquid crystal display device according to the present invention will be explained with reference to FIG. 1A. first. A chromium film having a thickness of 1300[lambda] is provided on the upper transparent glass substrate 5UB2 by sputtering. Next, the shielding film BM is formed by selectively etching the chromium film by photolithography using a ceric ammonium nitrate solution as an etching solution. Next, a dyed base material is provided on the shielding film BM, and the dyed base material other than the red filter shape Ij is removed by photolithography. Next, the dyed base material is dyed with a red dye and subjected to a fixing treatment to form a red color filter FIL (R). Next, a dyed base material is provided, and the dyed base material other than the green filter forming area is removed by photolithography. Next, after dyeing the dyed base material with cyan dye, the same dyed base material is further dyed with yellow dye, and a fixing process is performed to create a green color filter FIL.
(G) is formed. Next, a dyed base material is provided, and the dyed base material other than the blue filter forming area is removed by photolithography. Next, the dyed base material is dyed with a blue dye and subjected to a fixing treatment to form a blue color filter FIL(B). In this method of manufacturing a color liquid crystal display device, a dyed base material is dyed with a cyan dye, and then the same dyed base material is further dyed with a yellow dye to form a green color filter FIL (G). By fixing the dyeing conditions of , cyan dye, and yellow dye, the amounts of cyan dye and yellow dye dyed onto the dyed substrate can be made constant, so it is easy to dye the green color filter FIL (
G) can be dyed to a certain tone. Another method of manufacturing a color liquid crystal display device according to the present invention will be explained with reference to FIG. 1B. First, a shielding film BM is formed on the upper transparent glass substrate 5UB2. Next, shielding film B
A dyed base material is provided on M, a resist R8T is applied on the dyed base layer, and the resist R3T in the red filter forming area is removed by photolithography, and then the exposed portion of the dyed base material is dyed with red dye. Next, resist RST is removed, resist R8T is applied to the dye base Murakami, and after removing resist R8T in the green filter forming area using photolithographic technology, the exposed part of the dyeing base material is dyed with cyan dye, and then further Dye the same part of the dyed substrate with yellow dye. Next, remove resist R8T and apply resist R8T to dye base Murakami.
After applying T and removing the resist R8T in the blue filter formation area by photolithography, the exposed portion of the dyed substrate is dyed with blue dye. Next, after removing the resist R8T, a fixing process is performed and the red color filter FIL (
R), green color filter FIL (G), and blue color filter FIL (B) are formed. As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but this invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Of course. For example, in the above embodiment, an inverted staggered structure is shown in which gate electrode formation→gate tIA edge film formation→semiconductor layer formation→source/drain electrode formation, but the present invention can also be applied to a staggered structure in which the vertical relationship or the order of formation is reversed. is valid. (Effects of the Invention) As explained above, in the method for manufacturing a liquid crystal display device according to the present invention, by fixing the dyeing conditions of the cyan dye and the yellow dye, the cyan dye and the yellow dye are applied to the dyed substrate. Since the amount of dyeing can be kept constant,
Green color filters can be easily dyed to a certain tone. As described above, the effects of this invention are remarkable.
第１Ａ図、第１Ｂ図はそれぞれこの発明に係るカラー液
晶表示装置の製造方法の説明図、第２Ａ図はこの発明が
適用されるアクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部の一画素を示す要部平面図、第２
Ｂ図は第２Ａ図の■Ｂ−Ｉ［Ｂ切断線で切った部分とシ
ール部周辺部の断面図、第２Ｃ図は第２Ａ図のｎｃ−ｎ
ｃ切断線における断面図、第３図は第２Ａ図に示す画素
を複数配置した液晶表示部の要部平面図、第４図〜第６
図は第２Ａ図に示す画素の所定の層のみを描いた平面図
、第７図は第３図に示す画素電極層とカラーフィルタ層
のみを描いた要部平面図、第８図はアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部を示す等
価回路図、第９図は第２Ａ図に記載される画素の等価回
路図、第１０図は直流相殺方式による走査信号線の開動
電圧を示すタイムチャートである。
ＳＵＢ・・・透明ガラス基板
ＧＬ・・・走査信号線
ＤＬ・・・映像信号線
ＧＩ・・・絶縁膜
ＧＴ・・・ゲート電極
ＡＳ・・・ｉ型半導体層
ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜
ＢＭ・・・遮光膜
ＬＣ・・・液晶
ＴＰＴ・・・薄膜トランジスタ
ＩＴＯ・・・透明画素電極
ｇ、ｄ・・・導電膜
Ｃａｄｄ・・・保持容量素子
Ｃｇｓ・・・寄生容量
Ｃｐｉｘ・・・液晶容量
第１Ａ図
第１Ｂ図1A and 1B are explanatory diagrams of a method for manufacturing a color liquid crystal display device according to the present invention, respectively, and FIG. 2A is a pixel of a liquid crystal display section of an active matrix color liquid crystal display device to which the present invention is applied. Main part plan view showing the second
Figure B is a cross-sectional view of the part cut along the ■B-I[B cutting line in Figure 2A and the surrounding area of the seal part, and Figure 2C is a cross-sectional view of the nc-n in Figure 2A.
3 is a cross-sectional view taken along the cutting line C, and FIG. 3 is a plan view of the main part of a liquid crystal display section in which a plurality of pixels shown in FIG. 2A are arranged, and FIGS. 4 to 6 are
The figure is a plan view depicting only a predetermined layer of the pixel shown in FIG. 2A, FIG. 7 is a plan view of the main part depicting only the pixel electrode layer and color filter layer shown in FIG. 3, and FIG. An equivalent circuit diagram showing the liquid crystal display section of a matrix color liquid crystal display device, FIG. 9 is an equivalent circuit diagram of the pixel shown in FIG. 2A, and FIG. 10 shows the opening voltage of the scanning signal line using the DC cancellation method. This is a time chart. SUB...Transparent glass substrate GL...Scanning signal line DL...Video signal line GI...Insulating film GT...Gate electrode AS...I-type semiconductor layer SD...Source electrode or drain electrode psv...
Protective film BM... Light shielding film LC... Liquid crystal TPT... Thin film transistor ITO... Transparent pixel electrodes g, d... Conductive film Cadd... Holding capacitor element Cgs... Parasitic capacitance Cpix... Liquid crystal capacity Figure 1A Figure 1B
Claims (1)
製造する方法において、染色基材をシアン染料で染色し
たのち、上記染色基材をイエロー染料で染色することに
より、上記緑色カラーフィルタを染色することを特徴と
するカラー液晶表示装置の製造方法。1. In the method of manufacturing a color liquid crystal display device having a green color filter, the dyed base material is dyed with a cyan dye, and then the dyed base material is dyed with a yellow dye, thereby dyeing the green color filter. A method for manufacturing a color liquid crystal display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194191A JPH0359543A (en) | 1989-07-28 | 1989-07-28 | Manufacture of color liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194191A JPH0359543A (en) | 1989-07-28 | 1989-07-28 | Manufacture of color liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0359543A true JPH0359543A (en) | 1991-03-14 |
Family
ID=16320462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194191A Pending JPH0359543A (en) | 1989-07-28 | 1989-07-28 | Manufacture of color liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0359543A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0651348A (en) * | 1992-06-01 | 1994-02-25 | Samsung Electron Co Ltd | Liquid crystal display device and manufacture thereof |
| US7479939B1 (en) | 1991-02-16 | 2009-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
-
1989
- 1989-07-28 JP JP1194191A patent/JPH0359543A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5686977A (en) * | 1992-06-01 | 1997-11-11 | Samsung Electronics Co., Ltd. | Liquid crystal display and a manufacturing method thereof |
| US5696566A (en) * | 1992-06-01 | 1997-12-09 | Samsung Electronics Co., Ltd. | Liquid crystal display and a manufacturing method thereof |
| US5847780A (en) * | 1992-06-01 | 1998-12-08 | Samsung Electronics Co., Ltd. | Liquid crystal display and a manufacturing method thereof |
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