JPH03201538A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜トランジスタの製造方法に係り、特にコ
プラナー型薄膜トランジスタ（ＴＦＴ：Ｔｈ１ｎ　　Ｆ
ｉｌｍ　　ＴｒａｎｓｉｓＬｏｒ）の製造方法に関する
。

［従来の技術］ 液晶テレビ等に使用される液晶表示装置とじては、単純
マトリクス型がある。しかし、高コントラスト及び高時
分割駆動を実現するには、単純マトリクス型では限界が
ある。そこで、走査１ｉ極と信号電極のマトリクス交点
部の各画素ごとにスイッチ素子と必要に応じてキャパシ
タ素子を付加・集積し、コントラストやレスポンスなど
の表示性能の向上を図るようにしたアクティブマトリク
ス型が用いられるようになってきている。特に、３端子
のスイッチ素子の中でも薄膜トランジスタ（以下、適宜
ＴＰＴと略記する）を用いたものは低電圧で動作可能で
あり、Ｃ−ＭＯＳ　　ＩＣとの適合性が優れていること
、また周辺回路を同一の基板上に組み込める可能性があ
ることなどから、将来バリスタやＭＩＭなどの２端子の
非線形素子をしのぎ主流になると考えられている。また
、ＴＰＴの半導体材料も以前はＣｄＳｅのみであったが
、アモルファスシリコン（ａ−３ｉ）、ポリシリコン（
ｐ−８ｉ）などの材料も用いられるようになっている。

ｐ−３ｉ形Ｔ’ＦＴでは応答の速いスイッチング特性が
得られるとともに、駆動回路素子などの周辺回路をＴＰ
Ｔマトリクス基板面に一体集積化することが容易である
が、ａ−３ｉ形ＴＰＴの場合には、このような周辺回路
の一体集積化は困難である。しかし、ａ−３ｉ形ＴＰＴ
の場合には、スイッチＯＦＦ時の内部抵抗が高く、暗電
流ｌ０ＦＦが比較的小さいので、ｐ−３ｉ形ＴＰＴの場
合に一般に必要となる信号電荷を蓄積するためのキャパ
シタが不要となる利点がある。

また、ＴＰＴの基本構造にはスタガー型とその積層構造
を逆にした逆スタガー型およびコプラナー型とその積層
構造を逆にした逆スタガ−型の４つの構造が知られてい
る。

ところで、薄膜トランジスタにおけるＴＯＦＦの低減、
安定化のためには半導体層の超薄膜化が有効であるとい
う報告がある（Ｔ）（Ｅ　　２１ｓｔＣｏｎｆｅｒｅｎ
ｃｅ　　ｏｎ　　５ｏｌｉｄ　　５ｔａｔｅ　　Ｄｅｖ
ｉｃｅｓ　　ａｎｄ　　ＭＡＴＥＲＩＡＬＳ、１９８９
　　予稿集Ａ−６−２（Ｐ９７〜１００）参照）。

このような薄膜トランジスタのソース、ドレインの形成
方法としては、イオン注入法を採用するのが一般的であ
る。ところが、イオン注入装置は高価でかつスループッ
トが小さく、大型基板でのデバイス量産には不適である
。

そこで、従来のこの種のコプラナー型薄膜トランジスタ
のソース、ドレインの形成方法として、例えば第２図（
Ａ）〜（Ｆ）に示すように不純物をドープした堆積層を
用いる方法が知られている。

第２図（Ａ）において、１はガラス基板であり、ガラス
基板１上に先ず、ＣＶＤ法等により活性層となるノンド
ープアモルファスシリコン（ｊ−３ｉ）からなり膜厚が
例えば１５００Ａの半導体層２を堆積する。次いで、第
２図（Ｂ）に示すように半導体層２上にスパッタ法等に
よりリン（Ｐ）又は砒素（Ａｓ）をドーピングしたｎ＋
アモルファスシリコン（ｎ＋ａ−３ｉ）３を成膜し、フ
ォトリソグラフィを用いたパターニング方法によって、
ソース、ドレインのｎ＋領域４．５を形成する（第２図
（Ｃ）参照）。

次いで、第２図（Ｄ）に示すようにエキシマレーザ（発
光波長λ＝３０８ｎｍ）を用いたレーザビーム６による
レーザアニールによってアモルファスシリコン（ａ−Ｓ
ｔ）からなる半導体層２をポリシリコン（ｐ−３ｉ）化
させる。ポリシリコン化させることにより電界効果電子
移動度μを高め、応答速度の速いスイッチング特性を得
ることができる。

次いで、第２図（Ｅ）に示すように、例えばプラズマＣ
ＶＤ法により窒化シリコン（ＳｉＮｘ）からなるゲート
絶縁層７をｊ（ｌ：　Ｍ　Ｌ、、パターニングする。

次いで、第２図（Ｆ）に示すようにスパッタ法により、
例えばＡＱからなる導体層をＬ（１積し、パターニング
してソース電極８、ドレイン電極９およびゲート電極１
０を形成して完成する。

［発明が解決しようとする課題］ しかしながら、このような従来の薄膜トランジスタにあ
っては、ソース、ドレインの０９領域４゜５を形成する
際、下地であるｉ−３１半導体層２との加工選択比がと
れないために半導体層２の超薄膜化は事実上不可能とな
っており、従ってイオン注入方法を用いずに半導体層を
超薄膜化したコブラナー型薄膜トランジスタを製造する
のは困難なのが現状である。

すなわち、半導体層２となるポリシリコンは一般にバル
クの抵抗が低く、導電率が高いという特性があり、電流
を流したときには問題がないものの、電流を流したくな
いときであってもリーク電流が流れてしまう。このよう
なリーク電流が増加すると液晶表示装置に用いた場合は
フリッカが多くなり、また消費電力も増大することとな
る。従って、リーク電流を抑える特性を高めるために半
導体層２をできるだけ薄くする必要があるが、従来の構
造のものでは半導体層２とｎ゛領域４，５とは不純物（
Ｐ又はＡｓ等）がドープされているかいないかの差のみ
であって材質はほとんど同じである。従って、製造時に
おいて、ｎ１領域４゜５をパターニング加工するとき（
第２図（Ｃ）参照）に半導体層２もある程度削られる（
オーバエッチ）ことになる。この場合、ｎ＋領域４，５
が確実にパターニングされないと即リークしてしまうこ
とから半導体層２の膜厚を予め厚くする必要がある。

以上のようなことからコプラナー型ＴＰＴの半導体層２
の超薄膜化の実現は困離であり、イオン注入法を用いず
に半導体層を超薄膜化することが可能な薄膜トランジス
タが要望される。

本発明の目的は、イオン注入法を用いることなく半導体
層を超薄膜化した薄膜トランジスタの製造方法を提供す
ることにある。

［課題を解決するための手段］ 本発明による薄膜トランジスタの製造方法は、絶縁基板
上に活性層となる半導体層を形成する工程と、がＩ記半
導体層のチャネル部上にドーピングマスクを形成し、前
記半導体層にプラズマドーピング及びレーザアニールに
よりソース領域およびドレイン領域を形成する工程と、
前記ドーピングマスクを除去してからゲート絶縁層およ
びソース、ドレイン、ゲート電極を形成する工程とから
なるものである。

［作用］ 上記した手段によれば、ソース領域およびドレイン領域
を形成する際にエツチング工程を用いないので半導体層
がオーバエッチされるようなことがなく、オーバエッチ
を考慮して予め薄厚を厚くしておく必要がない。また、
ソース、ドレイン領域の形成をプラズマドーピング、レ
ーザアニールで行なっているので、高価でかつスループ
ットが小さいイオン注入法を用いることなく半導体層を
超薄膜化させることができ、トランジスタ特性の向上を
図るという上記目的を達成することができる。

［実施例］ 以下、本発明を図面に基づいて説明する。

第１図には本発明に係るコプラナー型薄膜トランジスタ
の製造方法の一実施例が示されている。

この実施例では、ガラス基板１１上に先ずｃＶＤ法等に
より１−３ｉからなり膜厚が例えばｌ。

０人の超薄膜の半導体層１２を堆積する（第１図（Ａ）
参照）。次いで、第１図（Ｂ）に示すように、例えばプ
ラズマＣＶＤ法により窒、化シリコン（Ｓ　ｉ　Ｎｘ）
からなる絶縁層を堆積し、パターニングしてドーピング
マスク１３を形成する。

次いで、第１図（Ｃ）に示すようにドーピングマスク１
３をマスクとして半導体層１２をドーパントプラズマ１
４によりプラズマドーピングする。

ここで、プラズマドーピングは、例えばＨ，稀釈のＰＨ
，又はＢオＨ１のプラズマ放電中に晒すことによって行
なわれ、これによってマスキングされたところ以外の半
導体層１２にリン（Ｐ）又はボロン（Ｂ）が打ち込まれ
る。

次いで、第１図（Ｄ）に示すようにＸｅＣＱエキシマレ
ーザ（λ＝３０８ｍｍ）をレーザビーム１５によるレー
ザアニールによってマスキングされたところ以外がソー
ス、ドレインのｎ＋領域１６゜１７となる。

次いで、第１図（Ｅ）に示すようにドーピングマスク１
３を除去し、その後、第１図（Ｆ）に示すように、例え
ばプラズマＣＶＤ法により窒化シリコン（ＳｉＮｘ）か
らなるゲート絶縁層１８を堆積し、パターニングする。

次いで、第１図（Ｇ）に示すようにスパッタ法により、
例えばＡＱからなる導体層を堆積し、パターニングして
ソース１１極１９、ドレイン電極２０およびゲート電極
２１形成して完成する。

上記第１図（Ｂ）、（Ｅ）および（Ｆ）の各工程のＳｉ
Ｎｘのパターニングを沸酸系ウェットエッチャントで行
なえば、下地半導体５１２との選択比は十分とることが
できる。

以上説明したように、本実施例では半導体層１２をドー
ピングマスク１３でマクスし、プラズマドーピングによ
り不純物を打ち込んで、その後レーザアニールするとマ
スキングされたところ以外がｎ＋領域１６．１７となる
。従って、従来のものと比べて半導体層１７を約１５０
ＯＡから１００人程度に一桁以上薄くすることが可能に
なり、イオン注入法を用いることなく半導体層を超薄膜
化させたコプラナー型薄膜トランジスタを製造すること
ができる。

なお、上記実施例における半導体層１２や絶縁層１８、
ゲートｌ！極２１等の材質は一例であって、各々同一も
しくは類似の性質を有する他の材理をを用いることがで
きることはいうまでもない。

［発明の効果］ この発明は、ソース、ドレイン領域をプラズマドーピン
グ後、レーザアニールによって形成しているので、オー
バエッチに備えて予め膜厚を厚くしておく必要がなくな
り半導体層を超薄膜化することができ、Ｉｏｒｒの低減
、安定化を図ってコプラナー型薄膜トランジスタの特性
を向上させることができるという効果を有する。また、
イオン注入法を用いずに実現できることからコストやス
ループットの向上を図ることができ、大型基板の量産に
も有利なものとなる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｇ）は本発明に係るコプラナー型薄膜
トランジスタの製造方法の一実施例を工程順に示す断面
図、 第２図（Ａ）〜（Ｆ）は従来のコプラナー型薄膜トラン
ジスタの製造方法の一実施例を工程順に示す断面図であ
る。 １１・・・・ガラス基板、】２・・・・半導体層、】２
ａ・・・・チャネル部、Ｊ３・・・・ドーピングマスク
、１４・・・・ドーパントプラズマ、１５・・・・レー
ザビーム、１６；１７・・・・ｎ＋領領域１８・・・・
ゲート絶縁層、１９・・・・ソース電極、２ｏ・・・・
ドレイン電極、２Ｉ・・・・ゲート電極。

Claims (1)

【特許請求の範囲】
1. 絶縁基板上に半導体層を形成する工程と、前記半導体層
   のチャネル部上にドーピングマスクを形成し、前記半導
   体層にプラズマドーピング及びレーザアニールによりソ
   ース領域およびドレイン領域を形成する工程と、前記ド
   ーピングマスクを除去してからゲート絶縁層およびソー
   ス、ドレイン、ゲート電極を形成する工程とからなるこ
   とを特徴とする薄膜トランジスタの製造方法。