JPH03195114A - クロック供給回路 - Google Patents
クロック供給回路Info
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- JPH03195114A JPH03195114A JP1333909A JP33390989A JPH03195114A JP H03195114 A JPH03195114 A JP H03195114A JP 1333909 A JP1333909 A JP 1333909A JP 33390989 A JP33390989 A JP 33390989A JP H03195114 A JPH03195114 A JP H03195114A
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- JP
- Japan
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- signal
- clock
- section
- delay
- input
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 14
- 230000003111 delayed effect Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、例えば通信網に接続されるTDM(時分割
多重袋り等に用いられ、クロックソースとなる複数系列
の信号のうち一つを選択して装置内クロックを得るとと
もに、選択されている系列の信号断を検出したときには
他の系列の信号を選択するようにしたクロック供給回路
に係わり、特に装置内クロックの変動防止に関するもの
である。
多重袋り等に用いられ、クロックソースとなる複数系列
の信号のうち一つを選択して装置内クロックを得るとと
もに、選択されている系列の信号断を検出したときには
他の系列の信号を選択するようにしたクロック供給回路
に係わり、特に装置内クロックの変動防止に関するもの
である。
[従来の技術]
第3図は、例えば特開平1−149515号公報に示さ
れているような従来のクロック供給回路を示すブロック
図であり、図において、(1)はクロックソースとして
外部より入力される入力信号A、(3)は同じくクロッ
クソースとして外部別系より入力される入力信号B、(
5a)。
れているような従来のクロック供給回路を示すブロック
図であり、図において、(1)はクロックソースとして
外部より入力される入力信号A、(3)は同じくクロッ
クソースとして外部別系より入力される入力信号B、(
5a)。
(5b)は入力信号A(1)又はB(3)より後述のP
L L部(21)の基準信号となる8 K Hz信号
を生成する位相制御部、(7)は入力信号A(1)より
位相制御部(5a)で生成された8K)Izz信号、(
9)は入力信号B(3)より位相制御部(5b)で生成
された8 K Hz信号B。
L L部(21)の基準信号となる8 K Hz信号
を生成する位相制御部、(7)は入力信号A(1)より
位相制御部(5a)で生成された8K)Izz信号、(
9)は入力信号B(3)より位相制御部(5b)で生成
された8 K Hz信号B。
(17)は上記8KHz信号A (7) 、 B (9
)からPLL部(21)へ出力する基準信号を選択する
セレクタ部(選択手段)、(19)はセレクタ部(17
)により選択されたPLL基準信号で、次段のPLL部
(21)に入力されるとともに前記位相制御部(5a)
、(5b)にダイレクトロードされている。(21)は
P L L基準信号(19)に同期して動作するP L
L (PhaseLocked Loop)部、(2
3)はP L L部(21)により生成された装置内ク
ロック信号、(25)は外部よりセレクタ部(17)を
コントロールする場合の外部切替信号、(27)は外部
切替信号(25)や入力信号A (1) 、 B (3
)の状態によりセレクタ部(17)を制御する切替制御
部、(29)は切替制御部(27)から出力されてセレ
クタ部(17)を制御するセレクタ制御信号である。
)からPLL部(21)へ出力する基準信号を選択する
セレクタ部(選択手段)、(19)はセレクタ部(17
)により選択されたPLL基準信号で、次段のPLL部
(21)に入力されるとともに前記位相制御部(5a)
、(5b)にダイレクトロードされている。(21)は
P L L基準信号(19)に同期して動作するP L
L (PhaseLocked Loop)部、(2
3)はP L L部(21)により生成された装置内ク
ロック信号、(25)は外部よりセレクタ部(17)を
コントロールする場合の外部切替信号、(27)は外部
切替信号(25)や入力信号A (1) 、 B (3
)の状態によりセレクタ部(17)を制御する切替制御
部、(29)は切替制御部(27)から出力されてセレ
クタ部(17)を制御するセレクタ制御信号である。
次に動作について説明する。
網同期した2つの系A、Bより入力信号A(1)、B
(3)がそれぞれ位相制御部(5a )。
(3)がそれぞれ位相制御部(5a )。
(5b)に入力される。位相制御部(5a)。
(5b)では、それぞれ人力信号A (1) 、 B(
3)よりPLL部(21)の動作の基準となる8 K
Hz信号A (7) 、 B (9)を生成する。
3)よりPLL部(21)の動作の基準となる8 K
Hz信号A (7) 、 B (9)を生成する。
今、クロックソースとして入力信号A(1)が選ばれて
いるとすると、セレクタ部(17)は位相制御部(5a
)からの8 K Hz信号A(7)をPLL基準信号(
19)として出力する。また、位相制御部(5a)、(
5b)はこのPLL基準信号(19)によりダイレクト
ロードがかけれるため、8 K Hz信号A(7)と8
KHz信号B(9)はほぼ位相同期している。PLL部
(21)はPLL基準信号(19)により同期動作し、
装置内クロック信号(23)を生成する。
いるとすると、セレクタ部(17)は位相制御部(5a
)からの8 K Hz信号A(7)をPLL基準信号(
19)として出力する。また、位相制御部(5a)、(
5b)はこのPLL基準信号(19)によりダイレクト
ロードがかけれるため、8 K Hz信号A(7)と8
KHz信号B(9)はほぼ位相同期している。PLL部
(21)はPLL基準信号(19)により同期動作し、
装置内クロック信号(23)を生成する。
この状態で外部切替信号(25)を変化させると、入力
信号A(1)と入力信号B(3)が正常ならば切替制御
部(27)はセレクタ制御信号(29)を変化させる。
信号A(1)と入力信号B(3)が正常ならば切替制御
部(27)はセレクタ制御信号(29)を変化させる。
8KHz信号A(7)と8 K )(z信号B(9)は
ほぼ同期しているため、セレクタ部(17)が切替わっ
てもPLL基準信号(19)はほとんど変化しない。こ
のため装置内クロック信号(23)にも影響はない。
ほぼ同期しているため、セレクタ部(17)が切替わっ
てもPLL基準信号(19)はほとんど変化しない。こ
のため装置内クロック信号(23)にも影響はない。
[発明が解決しようとする課題]
従来のクロック供給回路は以上のように構成されている
ので、クロックソースとして選択されている系の入力信
号が断すると、第4図に示すように、その断を切替制御
部(27)が検出して別系のクロックに切替えるまでの
時間中、PLL基準信号(19)が止まってしまい、い
わゆる「歯ぬけ」状態となる場合がある。このためPL
L部(21)が変動し、装置内クロック信号(23)が
変動してしまうという問題点があった。
ので、クロックソースとして選択されている系の入力信
号が断すると、第4図に示すように、その断を切替制御
部(27)が検出して別系のクロックに切替えるまでの
時間中、PLL基準信号(19)が止まってしまい、い
わゆる「歯ぬけ」状態となる場合がある。このためPL
L部(21)が変動し、装置内クロック信号(23)が
変動してしまうという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、クロックソースとなっている系に信号断が発
生しても装置内クロックが変動しないクロック供給回路
を得ることを目的とする。
たもので、クロックソースとなっている系に信号断が発
生しても装置内クロックが変動しないクロック供給回路
を得ることを目的とする。
[課題を解決するための手段]
この発明に係るクロック供給回路は、クロックソースと
なる複数系列の信号のうち一つを選択手段で選択して装
置内クロックを得るとともに、選択されている系列の信
号断を検出したときには他の系列の信号を選択するよう
にしたクロック供給回路において、上記選択手段より前
段で信号断検出位置よりも後段に、各系列の信号を信号
断検出時間より長く遅延させる遅延手段を備えたもので
ある。
なる複数系列の信号のうち一つを選択手段で選択して装
置内クロックを得るとともに、選択されている系列の信
号断を検出したときには他の系列の信号を選択するよう
にしたクロック供給回路において、上記選択手段より前
段で信号断検出位置よりも後段に、各系列の信号を信号
断検出時間より長く遅延させる遅延手段を備えたもので
ある。
[作用]
この発明においては、遅延手段で各系列の信号を信号断
検出時間より長く遅延させてから選択手段に入力するこ
とにより、選択されている系列の信号断により別系の信
号に切替わっても、選択手段からの信号が「歯ぬけ」状
態とならず、「歯ぬけ」による装置内クロックの変動を
防げる。
検出時間より長く遅延させてから選択手段に入力するこ
とにより、選択されている系列の信号断により別系の信
号に切替わっても、選択手段からの信号が「歯ぬけ」状
態とならず、「歯ぬけ」による装置内クロックの変動を
防げる。
[実施例]
以下、この発明の一実施例を図について説明する。
第1図は実施例の構成を示すブロック図であり、前記第
3図に示した従来例と同−又は相当部分には同一符号を
用いて、その説明は省略する。
3図に示した従来例と同−又は相当部分には同一符号を
用いて、その説明は省略する。
図において、(lla)、(llb)はそれぞれ位相制
御部(5a)、(5b)からの8KHz信号A (7)
、 B (9)を切替制御部(27)により決まる人
力信号断検出時間より長く遅延させる遅延部(遅延手段
)であり、これは周知の回路により実現されるものであ
る。(13)は位相制御部(5a)からの8KHz信号
A(7)が遅延部(11a)で遅延された遅延8KHz
信号A、(15)は位相制御部(5b)からの8KHz
信号B(9)が遅延部(11,b)で遅延された遅延8
K Hz信号Bであり、これら遅延8KHz信号A
(13)、B (15)がセレクタ部(17)に入力さ
れている。また1本実施例では、位相制御部(5a)、
(5b)からの8KHz信号A (7) 、 B (9
)が切替制御部(27)に入力され、入力信号A (1
) 、 B (3)の状態を検出するようになっている
。すなわち、遅延部(lla)、(llb)はセレクタ
部(17)より前段で上記信号断検出位置よりも後段に
設けられている。
御部(5a)、(5b)からの8KHz信号A (7)
、 B (9)を切替制御部(27)により決まる人
力信号断検出時間より長く遅延させる遅延部(遅延手段
)であり、これは周知の回路により実現されるものであ
る。(13)は位相制御部(5a)からの8KHz信号
A(7)が遅延部(11a)で遅延された遅延8KHz
信号A、(15)は位相制御部(5b)からの8KHz
信号B(9)が遅延部(11,b)で遅延された遅延8
K Hz信号Bであり、これら遅延8KHz信号A
(13)、B (15)がセレクタ部(17)に入力さ
れている。また1本実施例では、位相制御部(5a)、
(5b)からの8KHz信号A (7) 、 B (9
)が切替制御部(27)に入力され、入力信号A (1
) 、 B (3)の状態を検出するようになっている
。すなわち、遅延部(lla)、(llb)はセレクタ
部(17)より前段で上記信号断検出位置よりも後段に
設けられている。
次に動作について説明する。
網同期した2つの系A、Bより入力信号A(1)、B
(3)がそれぞれ位相制御部(5a)。
(3)がそれぞれ位相制御部(5a)。
(5b)に入力される6位相制御部(5a)。
(5b)では、それぞれ入力信号A (1) 、 B(
3)よりPLL部(21)の動作の基準となる8 K
Hz信号A (7) 、 B (9)を生成する。生成
された8 K Hz信号A (7) 、 B (9)は
それぞれ遅延部(lla)、(flb)に入力され、切
替制御部(27)が入力信号断を検出してセレクタ制御
信号(29)を変化させるのに要する時間より長い遅延
をかけられ、遅延8 K Hz信号A(13)、B (
15)となる、今、A系がクロックソースとして選ばれ
ている場合、セレクタ部(17)はPLL基準信号(1
9)として遅延8 K Hz信号A(13)を出力する
。PLL部(21)はこのPLL基準信号(19)によ
り同期動作し、装置内クロック信号(23)を出力する
。ここで、8 K Hz信号B(9)はPLL基準信号
(19)によりダイレクトロードがかけられているため
、8KHz信号A(7)とほぼ同期している。2つの遅
延部(lla)、(1,1b)は同じ遅延量に設定され
ており、これにより遅延8KHz信号A (13)、B
(15)は同様にほぼ同期していることになる。
3)よりPLL部(21)の動作の基準となる8 K
Hz信号A (7) 、 B (9)を生成する。生成
された8 K Hz信号A (7) 、 B (9)は
それぞれ遅延部(lla)、(flb)に入力され、切
替制御部(27)が入力信号断を検出してセレクタ制御
信号(29)を変化させるのに要する時間より長い遅延
をかけられ、遅延8 K Hz信号A(13)、B (
15)となる、今、A系がクロックソースとして選ばれ
ている場合、セレクタ部(17)はPLL基準信号(1
9)として遅延8 K Hz信号A(13)を出力する
。PLL部(21)はこのPLL基準信号(19)によ
り同期動作し、装置内クロック信号(23)を出力する
。ここで、8 K Hz信号B(9)はPLL基準信号
(19)によりダイレクトロードがかけられているため
、8KHz信号A(7)とほぼ同期している。2つの遅
延部(lla)、(1,1b)は同じ遅延量に設定され
ており、これにより遅延8KHz信号A (13)、B
(15)は同様にほぼ同期していることになる。
ここで、入力信号A (1) 、 B (3)の両方が
正常な状態で外部切替信号(25)が変化すると、切替
制御部(27)はセレクタ制御信号(29)を変化させ
る。前述したように、遅延8KHz信号A(13)とB
(15)はほぼ同期しているため、セレクタ部(17)
が切替わってもPLL基準信号(19)はほとんど変化
しない。
正常な状態で外部切替信号(25)が変化すると、切替
制御部(27)はセレクタ制御信号(29)を変化させ
る。前述したように、遅延8KHz信号A(13)とB
(15)はほぼ同期しているため、セレクタ部(17)
が切替わってもPLL基準信号(19)はほとんど変化
しない。
このため、装置内クロック信号(23)にも変動はない
。
。
次に、A系をクロックソースとして選択中に入力信号A
(1)が断した場合を考える。第2図にこの場合のタイ
ミング図を示す6人力信号A(1)が断すると8KHz
信号A(7)も断状態となり、切替制御部(27)は8
K Hz信号A(7)の断状態を検出することにより
入力信号A(1)の断を検出する。
(1)が断した場合を考える。第2図にこの場合のタイ
ミング図を示す6人力信号A(1)が断すると8KHz
信号A(7)も断状態となり、切替制御部(27)は8
K Hz信号A(7)の断状態を検出することにより
入力信号A(1)の断を検出する。
第2図に示すように、切替制御部(27)が8KHz信
号A(7)の断を検出してセレクタ制御信号(29)を
変化させるのに一定時間Tdet(53)を必要とする
。しかし、8KHz信号A(7)は遅延部(lla)に
より”I’dat (53)よりも長い時間Tdil
(51)遅延された遅延8KHz信号A(13)と
なっているため、セレクタ制御信号(29)が変化する
時には未だ遅延8K H7,信号A(13)はクロック
断状態となっていない。このため、クロックソース切替
動作を行なってもP T、 L基準信号(19)はほと
んど変化せず、従って装置内クロック信号(23)の変
動も発生しない。
号A(7)の断を検出してセレクタ制御信号(29)を
変化させるのに一定時間Tdet(53)を必要とする
。しかし、8KHz信号A(7)は遅延部(lla)に
より”I’dat (53)よりも長い時間Tdil
(51)遅延された遅延8KHz信号A(13)と
なっているため、セレクタ制御信号(29)が変化する
時には未だ遅延8K H7,信号A(13)はクロック
断状態となっていない。このため、クロックソース切替
動作を行なってもP T、 L基準信号(19)はほと
んど変化せず、従って装置内クロック信号(23)の変
動も発生しない。
以上のように、上記実施例では、選択されていない系の
クロック信号の位相を選択されているクロック信号の位
相に合わせる位相制御部(5a)、(5b)と、外部よ
り人力されたクロック信号を信号断検出時間より長く遅
延させる遅延部(lla)、(llb)とを備え、クロ
ックソース切替時にPLL基準信号(19)が「歯ぬけ
」状態とならないようにしたものであり、遅延部(ll
a)、(llb)で外部からの入力信号より生成したク
ロック信号を上記人力信号の断検出時間より長く遅延さ
せてからセレクタ部(17)に入力することにより、現
在PLL部(21)への基準信号として選択されている
元の入力信号断により、別系の入力信号より生成したク
ロック信号にPLL部(21)への基準信号を切替えて
もI) L L基準信号(19)が[歯ぬけ」状態とな
らず、これによりPLL部(21)から構成される装置
内クロック信号(23)にも変動が生じないので、大規
模な回路を必要とせず、装置が安価にでき、異常時にも
供給クロックの信頼性の高いクロック供給回路を得るこ
とができる。
クロック信号の位相を選択されているクロック信号の位
相に合わせる位相制御部(5a)、(5b)と、外部よ
り人力されたクロック信号を信号断検出時間より長く遅
延させる遅延部(lla)、(llb)とを備え、クロ
ックソース切替時にPLL基準信号(19)が「歯ぬけ
」状態とならないようにしたものであり、遅延部(ll
a)、(llb)で外部からの入力信号より生成したク
ロック信号を上記人力信号の断検出時間より長く遅延さ
せてからセレクタ部(17)に入力することにより、現
在PLL部(21)への基準信号として選択されている
元の入力信号断により、別系の入力信号より生成したク
ロック信号にPLL部(21)への基準信号を切替えて
もI) L L基準信号(19)が[歯ぬけ」状態とな
らず、これによりPLL部(21)から構成される装置
内クロック信号(23)にも変動が生じないので、大規
模な回路を必要とせず、装置が安価にでき、異常時にも
供給クロックの信頼性の高いクロック供給回路を得るこ
とができる。
なお、上記実施例では、)) L L部(21)の動作
を8 K Hzのフレーム形式の信号で行なったが、周
波数及びクロック形式はどのようなものでもよい。
を8 K Hzのフレーム形式の信号で行なったが、周
波数及びクロック形式はどのようなものでもよい。
また、信号断を検出する位置は、遅延部(11a)、(
llb)よりも前段であれば構成に応じどこで検出して
もよく、また、遅延部(lla)。
llb)よりも前段であれば構成に応じどこで検出して
もよく、また、遅延部(lla)。
(llb)を設ける位置は、セレクタ部(17)よりも
前段で上記信号断検出位置よりも後段であれば構成に応
じどこに設けてもよい。
前段で上記信号断検出位置よりも後段であれば構成に応
じどこに設けてもよい。
また、上記実施例では、A、Hの2系で説明したが、2
つ以上の全ての系で実現可能である。
つ以上の全ての系で実現可能である。
また、位相制御部(5a)、(5b)やPLL部(21
)を使用せず、外部からの入力信号又は各部の出力をセ
レクタ部(17)を介してそのまま装置内クロックとし
て用いても1本願の所期の目的は達成される。
)を使用せず、外部からの入力信号又は各部の出力をセ
レクタ部(17)を介してそのまま装置内クロックとし
て用いても1本願の所期の目的は達成される。
[発明の効果]
以上のように、この発明によれば1選択手段より前段で
信号断検出位置よりも後段に、各系列の信号を信号断検
出時間より長く遅延させる遅延手段を備えたので、クロ
ックソースとなっている系に信号断が発生しても装置内
クロックが変動しないクロック供給回路を得ることがで
きる。
信号断検出位置よりも後段に、各系列の信号を信号断検
出時間より長く遅延させる遅延手段を備えたので、クロ
ックソースとなっている系に信号断が発生しても装置内
クロックが変動しないクロック供給回路を得ることがで
きる。
第1図はこの発明の一実施例によるクロック供給回路を
示すブロック図、第2図は上記実施例の動作を示すタイ
ミング図、第3図は従来のクロック供給回路を示すブロ
ック図、第4図は従来例の動作を示すタイミング図であ
る。 (1)は人力信号A、(3)は人力信号B、(5a)、
(5b)は位相制御部、(7)は8KHz信号A、(9
)は8 K I−I z信号B、(lla)、(llb
)は遅延部(遅延手段)。 (13)は遅延8KHz信号A、(15)は遅延8 K
Hz信号B、(17)はセレクタ部(選択手段)、(
19)はPLL基準信号、(21)はPLL部、(23
)は装置内クロック信号、(25)は外部切替信号、(
27)は切替制御部、(29)はセレクタ制御信号。 なお1図中、同一符号は同一、又は相当部分を示す。
示すブロック図、第2図は上記実施例の動作を示すタイ
ミング図、第3図は従来のクロック供給回路を示すブロ
ック図、第4図は従来例の動作を示すタイミング図であ
る。 (1)は人力信号A、(3)は人力信号B、(5a)、
(5b)は位相制御部、(7)は8KHz信号A、(9
)は8 K I−I z信号B、(lla)、(llb
)は遅延部(遅延手段)。 (13)は遅延8KHz信号A、(15)は遅延8 K
Hz信号B、(17)はセレクタ部(選択手段)、(
19)はPLL基準信号、(21)はPLL部、(23
)は装置内クロック信号、(25)は外部切替信号、(
27)は切替制御部、(29)はセレクタ制御信号。 なお1図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 クロックソースとなる複数系列の信号のうち一つを選択
手段で選択して装置内クロックを得るとともに、選択さ
れている系列の信号断を検出したときには他の系列の信
号を選択するようにしたクロック供給回路において、 上記選択手段より前段で信号断検出位置よりも後段に、
各系列の信号を信号断検出時間より長く遅延させる遅延
手段を備えたことを特徴とするクロック供給回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1333909A JPH03195114A (ja) | 1989-12-22 | 1989-12-22 | クロック供給回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1333909A JPH03195114A (ja) | 1989-12-22 | 1989-12-22 | クロック供給回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03195114A true JPH03195114A (ja) | 1991-08-26 |
Family
ID=18271313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1333909A Pending JPH03195114A (ja) | 1989-12-22 | 1989-12-22 | クロック供給回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03195114A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012081196A1 (ja) * | 2010-12-16 | 2012-06-21 | 日本電気株式会社 | 信号選択回路及び信号選択方法 |
-
1989
- 1989-12-22 JP JP1333909A patent/JPH03195114A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012081196A1 (ja) * | 2010-12-16 | 2012-06-21 | 日本電気株式会社 | 信号選択回路及び信号選択方法 |
JPWO2012081196A1 (ja) * | 2010-12-16 | 2014-05-22 | 日本電気株式会社 | 信号選択回路及び信号選択方法 |
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