JPH03187517A - レベル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はレベル変換回路に関し、特に異種の論理回路
間を連結するレベル変換回路に関する。

［従来の技術］ 従来より、たとえば、高速動作が１１１能なＥＣＬ（エ
ミッタ結合論理）回路と消費電力が少ないＣＭ　ＯＳ　
ｌ！！ｌ路とを連結するための種々のレベル変換回路が
開発されている。第５図は、ＥＣＬレベルの信号をＭＯ
Ｓレベルのｆｊ号に変換する従来のレベル変換回路の一
例を示す回路図である。第５図のレベル変換回路は、特
開昭６０−１３２４１６号公報、特開昭６２−１２３８
２５号公報等に示されている。

第５図において、ＥＣＬＣツバァ回路１は、バイポーラ
ＥＣＬ回路により構成され、ＥＣＬレベルの信号Ａを受
け、ＥＣＬレベルの相補な信号ａ。

丁を出力する。レベル変換回路２ａは、２つのカレント
ミラー回路により構成され、ＥＣＬレベルの相補な信号
ａ、ａを受け、ＭＯＳレベルの相補な信号す、ｂを出力
する。Ｂ　ｉ　ＣＭＯＳドライバ回路３は、バイポーラ
トランジスタとＣＭＯ８回路との複合により構成され、
レベル変換口路２ａから出力される…補な信号す、ｂの
ドライブ能力を増加させるために用いられる。

ＥＣＬ／＜ッファ回路１は、ＮＰＮ）ランジスタ１１．
１２および抵抗１３を含むＥＣＬ人力回Ｖδ部と、抵抗
１４，１５．１９およびＮＰＮトランジスタ１６．１７
．１８を含むカレントスイッチ部と、ＮＰＮトランジス
タ２０，２１，２２．２３および抵抗２４．２５を含む
ＥＣＬ出力回路部とからなる。

なお、上記のＥＣＬバッファ回路の構成は、時開Ｈｆ１
６０−２１７７２’５号公報に開示されている。

通常、正側の電源電圧Ｖ。ＣはＯｖに設定され、負側の
電源電圧ＶＥＥは−４，５ｖまたは−５゜２ｖに設定さ
れる。ＮＰＮ　トランジスタ１１のベースにはＥＣＬレ
ベルの信号Ａが与えられる。信号Ａ（７）　ｒＨＪ　Ｌ
’ベベル、ｔ−０，９Ｖテあり、ｒＬＪレベルは−１，
７Ｖである。エミッタフォロワトランジスタであるＮＰ
Ｎ　トランジスタ２０および２１のエミッタからは、そ
れぞれＥＣＬレベルの信号ａ、ａが出力される。信号ａ
、ａのｒＨＪレベルは、電源電圧ＶＣＣからエミッタフ
ォロワトランジスタのベース・エミッタ間電圧Ｖ［ＩＥ
だけ低下したレベル（約−〇、８Ｖ）となる。信号ａ。

ａのｒＬＪレベルＶ、は、次式により求められる。

ＶＬ−ＶＣＣＩ−ＲＶ［ＳＥ　　　　−（１）ここで、
■は抵抗１４または１５に流れる電流の電流値、Ｒは抵
抗１４または１５の抵抗値である。また、ＮＰＮトラン
ジスタ１７のベースにはＵ準電圧Ｖ８１Ｓが与えられる
。基準電圧Ｖａａにより入力しきい値が定められる。Ｎ
ＰＮ　トランジスタ１２．１ｇ、２２．２３のベースに
は基準電圧ＶＣＳ＋が与えられる。基ｔ￥雷電圧ＣＳ＋
によりカレントスイッチ部およびＥＣＬ出力回路部の電
流値が定められる。

レベル変換回路２ａは、ＰＭＯＳトランジスタ４６．４
７およびＮＭＯＳトランジスタ４８．４９を含む第１の
カレントミラーロ路と、ＰＭＯＳトランジスタ５０．５
１およびＮＭＯＳトランジスタ５２．５３を含む第２の
カレントミラーとからなる。ＰＭＯＳ）ランジスタ４６
，５１のゲートには信号ａが与えられ、ＰＭＯＳＩ−ラ
ンジスタ４７．５０のゲートには信号丁が与えられる。

ＰＭＯＳＩ−ランジスタ４７とＮＭＯＳトランジスタ４
９との接続点からＭＯＳレベルの信号すが出力され、Ｐ
ＭＯＳ）ランジスタ５１とＮＭＯＳトランジスタ５３と
の接続点からＭＯＳレベルの信号Ｔが出力される。信号
す、ｂのｒＨＪレベルは電源電圧ＶＣＣであり、ｒＬＪ
レベルは電源電圧ＶＥＥである。

Ｂ１ＣＭＯＳドライバ回路３は、ＰＭＯＳ）ランジスタ
３２およびＮＭＯＳ）ランジスタ３３を含む第１のＣＭ
ＯＳインバータと、ＰＭＯＳトランジスタ３８およびＮ
ＭＯＳトランジスタ３９を含む第２のＣＭＯＳインバー
タと、ＮＭＯＳ）ランジスタ３４，３５を含む第１のベ
ース制御回路と、ＮＭＯＳ）ランジスタ４０．４１を含
む第２のベース制御回路と、ＮＰＮ　トランジスタ３６
゜３７．４２．４３とからなる。ＮＰＮ）ランジスタ３
６，３７およびＮＰＮ　トランジスタ４２．４３は、正
側の電源電圧ＶＣＣと賃側の電源電圧ＶＥＥとの間にそ
れぞれトーテムポール接続されている。

第１のＣＭＯＳインバータはＮＰＮトランジスタ３６を
スイッチ駆動し、第２のＣＭＯＳインバータはＮＰＮ）
ランジスタ４２をスイッチ駆動する。第１のベース制御
回路はＮ　Ｐ　Ｎ　ｌ−ランジスタ３７のベース電流を
制御し、第２のベース制御回路はＮＰＮトランジスタ４
３のベース電流を制御する。ＮＰＮ　トランジスタ３６
とＮＰＮ）ランジスタ３７との接続点からＢ　ｉ　ＣＭ
ＯＳレベルの信号Ｃが出力され、ＮＰＮ）ランジスタ４
２とＮＰＮトランジスタ４３との接続点からＢ１ＣＭＯ
Ｓレベルの信号Ｃが出力される。信号Ｃ１ＣのｒＨＪレ
ベルは−０，４ｖであり、ｒＬＪレベルは−４゜１ｖま
たは−４，８ｖである。

次に、第５図の回路の動作について説明する。

ここでは、ＥＣＬレベルの信号ＡがｒＨＪレベル（−０
，９Ｖ）からｒＬＪ　レベル（−１，７Ｖ）に変化する
場合の動作について説明する。

ＮＰＮ）ランジスタ１１のベースに与えられるＥＣＬの
信号ＡがｒＨＪレベルからｒＬＪレベルに変化すると、
ＮＰＮトランジスタ１６のコレクタ電位はｒＬＪレベル
からｒＨＪレベルに変化し、ＮＰＮ　トランジスタ１７
のコレクタ電位は逆にｒＨＪレベルから「Ｌ」レベルに
変化する。これにより、ＮＰＮトランジスタ２１のエミ
ッタ電位〈信号ａ）はｒＬＪレベルからｒＨＪレベルに
変化し、ＮＰＮトランジスタ２ｏのエミッタ７１ｉ　位
（信号ａ）は逆にｒＨＪレベルからｒＬＪレベルに変化
する。上記のように、信号ａ、ａのｒＨＪレベルは、電
源電圧ＶＣＣからエミッタフォロワトランジスタのベー
ス・エミッタ電圧ＶＢＥだけ低下したレベル（約−〇、
８Ｖ）である。また、信号３１丁のｒＬＪレベルは上記
の式（１）により求められる。カレントスイッチ部の出
力の振幅をＩＶとすると、信号ａ、ａのｒＬＪレベルは
１．８ｖとなる。

上記のように信号丁がｒＬＪレベルからｒＨＪレベルに
嚢化し、信号ａがｒＨＪレベルから「Ｌ」レベルに変化
するので、ＰＭＯＳトランジスタ４６．５１がオンし、
ＰＭＯＳ）ランジスタ４７゜５０がオフする。また、Ｎ
ＭＯ３Ｉ−ランジスタ４９がオンし、ＮＭＯＳトランジ
スタ５３がオフする。したがって、レベル変換ト′！１
路２ａから出力される信号すはｒＬＪレベル（電源電圧
ＶＥ　Ｅ　）がらｒＨＪレベル（電源電圧ｖｃｃ）に変
化し、信号ｂｉｉＦＨＪＬ、ベル（電源電圧Ｖｃ　ｃ　
）　ｈ’らｒＬＪレベル（電源電圧ＶＥ　Ｅ　）に変化
する。これらの信号す、ｂのレベルはＭＯＳレベルであ
る。したがって、ＥＣＬレベルからＭＯＳレベルへの変
換が行なわれたことになる。

レベル変換回路２ａは、ＭＯｓトランジスタにより構成
されているので、ドライブ能力があまり大きくない。し
たがって、次段のＢ１ＣＭＯＳドライバ回路３によりド
ライブ能力を増加させる必要がある。上記のように、信
号すがｒＬＪレベル（電源電圧ｖＥＥ　）からｒＨＪレ
ベル（電源電圧Ｖｃ　ｃ　）に変化すると、ＰＭＯＳ）
ランジスタ３８がオフし、ＮＭＯＳトランジスタ３９．
４０がオンする。これにより、ＮＭＯＳトランジスタ４
１がオフする。したがって、ＮＰＮトランジスタ４２が
オフし、ＮＰＮ）ランジスタ４３がオンする。その結果
、Ｂ　ｉ　ＣＭＯＳドライバ回路３から出力される信号
ＣはｒＬＪレベル（ＶＥＥ＋０゜４Ｖ）になる。

一方、上記のように、信号すがｒＨＪレベル（電源電圧
Ｖｃ　ｃ　）からｒＬＪレベル（電源電圧ｖＥＥ　）に
変化すると、ＰＭＯＳ）ランジスタ３２がオンし、ＮＭ
ＯＳトランジスタ３３．３４がオフする。これにより、
ＮＭＯＳトランジスタ３５がオンする。したがって、Ｎ
ＰＮトランジスタ３６がオンし、ＮＰＮ）ランジスタ３
７がオフする。その結果、Ｂ　ｉ　ＣＭＯＳドライバ四
路３から出力される信号ＣがｒＨＪレベル（Ｖｃｃ　　
０゜４Ｖ）になる。

逆に、ＥＣＬレベルの信号Ａが「Ｌ」レベルからｒＨＪ
レベルに変化する場合においても、同様の動作により、
信号丁がＥＣＬレベルのｒＬＪレベルとなり、信号ａが
ＥＣＬレベルのｒＨＪレベルとなる。これにより、信号
すがＭＯＳレベルのｒＬＪレベルとなり、信号すがＭＯ
ＳレベルのｒＨＪレベルとなる。さらに、信号ＣがＢ１
ＣＭＯＳレベルのｒＬＪレベルとなり、信号ＣがＢ１Ｃ
ＭＯＳレベ゛ルのｒＨＪ　レベルとなる。

以上のようにして、ＥＣＬ回路とＭＯＳ回路との間で論
理レベルの変換が行なわれる。

［発明が解決しようとする課題］ しかしながら上記の従来のレベル変換回路においては、
第５図に示される信号ａがｒＬＪレベルからｒＨＪレベ
ルに変化しかつ信号ａがｒＨＪレベルからｒＬＪレベル
に変化する場合に、ＰＭＯＳトランジスタ４６およびＮ
ＭＯＳトランジスタ４８の両方がオンする。この場合、
ＮＭＯＳトランジスタ４８のオン抵抗が小さいため、電
源電圧ＶＣＣを受ける端子から電源電圧ＶＥＥを受ける
端子にＰＭＯＳ）ランジスタ４６およびＮＭＯＳトラン
ジスタ４８を通して大きな貫通電流が流れる。この貫ａ
電流を低減するために、ＮＭＯ５）ランジスタ４８のオ
ン抵抗を大きく設定することが考えられる。しかし、こ
の場合、ＮＭＯＳ）うンジスタ４８のオン抵抗を大きく
することにより、ＮＭＯ３Ｉ−ランジスタ４９のゲート
容量が大きくなる。そのため、信号ａがｒＬＪレベルと
なったときにＮＭＯＳトランジスタ４８．４９がオンす
る速度が遅くなる。

また、ＮＭＯＳトランジスタ５２はＭＯＳダイオードと
して作用するため、ＮＭＯＳトランジスタ５３のゲート
にはｙＥ（＋ｖｔｈの電圧が印加される。ここで、ｖｔ
ｈはしきい値電江である。

そのため、ＮＭＯ３）ランジスタ５３か弱くオンし、Ｐ
ＭＯＳトランジスタ５１およびＮＭＯ３）ランジスタ５
３を介して貫通電流が流れる。

ｔＡ゛号丁が「Ｈ」レベルからｒＬＪレベルに変化しか
つ信号ａがｒＬＪレベルからｒＨＪレベルに変化した場
合も、同様にして電源電圧ＶＣＣを受ける端子から電源
電圧ＶＥＥを受ける端子に貫通電流が流れる。

このように従来のレベル変換回路においては、泪費電力
に関して大きな問題がある。

この発明の目的は、高速性を維持しつつ泪費電力を低減
することが可能なレベル変換回路を得ることである。

［課題を解決するための手段］ 第１の発明にかかるレベル変換回路は、第１の種類の論
理回路における第１および第２の論理レベルの相補な信
号を第２の種類の論理回路における第３および第４の論
理レベルの相補な信号に変喚するレベル変換回路であっ
て、第１または第２の論理レベルの信号を受ける第１の
入力端子、第２または第１の論理レベルの信号を受ける
第２の入力端子、第３または第４の論理レベルの信号を
出力するための第１の出力端子、第４または第３の論理
レベルのｆｊ号を出力するための第２の出力端子、第３
の論理レベルに対応する電位を供給するための第１の電
位源、第４の論理レベルに対応する型面を供給するため
の第２の電位源、第１、第２、第３および第４のスイッ
チ素子、ならびに第５、第６、第７および第８のスイッ
チ素子を嬬える。第１、第２、第３および第４のスイッ
チ素子は、制御端子を有し、その制御端子に第２の論理
レベルに対応する型面が与えられると導通する。

第５、第６、第７および第８のスイッチ素子は、制ｇ４
Ｊ端子を有し、その制ｆｉｌｔｌ端子に第１の論理レベ
ルに対応する電位がｔ−Ｉえられると導通する。

第１および第５のスイッチ素子は第１の電位源と第２の
電位源との間に第１の接続点を介して直列に接続される
。第３および第７のスイッチ素子は第１の電位源と第２
の電位源との１ｌｆＪに第２の接続点を介して直列に接
続される。第２および第６のスイッチ素子は第１の電位
源と第２の電位源との間に第１の出力端子を介して直列
に接続される。

第４および第８のスイッチ素子は第１の電α源と第２の
電位源との間に第２の出力端子を介して直列に接続され
る。第１および第４のスイッチ素子の制御端子は第１の
入力端子に接続される。第２および第３のスイッチ素子
の制御端子は第２の入力端子に接続される。第６のスイ
ッチ素子の制御端子は第１の接続点に接続される。第８
のスイッチ素子の制御端子は第２の接続点に接続される
。

第５および第７のスイッチ素子の制御端子は第１の電位
源に接続される。第５および第７のスイッチ素子のオン
抵抗が他のスイッチ素子のオン抵抗よりも大きくなるよ
うに第５および第７のスイッチ素子が形成されている。

第２の発明にかかるレベル変換回路は、第１の発明にか
かるレベル変換回路と同様に、第１の入力端子、第２の
入力端子、第１の出力端子、第２の出力端子、第１の電
位源、第２の電位源、第１、第２、第３および第４のス
イッチ素子、ならびに第５、第６、ＴＳ７および第８の
スイッチ素子を備える。

第２の発明にかかるレベル変換回路の第１〜第８のスイ
ッチ素子は、第１の発明にかかるレベル変換回路の第１
〜第８のスイッチ素子と同様に接続されている。ただし
、第２の発明にかかるレベル変換回路においては、第５
および第７のスイッチ素子のオン抵抗が他のスイッチ素
子のオン抵抗よりも大きくなるように第５および第７の
スイッチ素子が形成されている代わりに、第５および第
７のスイッチ素子の制御端子に所定の電位を与えること
により第５および第７のスイッチ素子のオン抵抗が他の
スイッチ素子のオン抵抗よりも大きく設定されている。

［作用］ 第１および第２の発明によると、第５および第７のスイ
ッチ素子のオン抵抗が大きく設定されているので、第１
の電位源から第２の電位源に第１および第５のスイッチ
素子を介してまたは第３および第７のスイッチ素子を介
して流れる貫通電流が少なくなる。

この場合、第６のスイッチ素子の制御端子は第１の接続
点に接続されており、第５のスイッチ素子の制御端子に
は接続されていない。また、第８のスイッチ素子の制御
端子は第２の接続点に接続されており、第７のスイッチ
素子の制御端子には接続されていない。そのため、第５
および第７のスイッチ素子のオン抵抗が大きくても、第
６および第８のスイッチ素子の制御端子に接続される容
量は変わらない。したがって、第６および第８のスイッ
チ素子のスイッチング速度が遅くなることはない。

また、第１のスイッチ素子が非導通のときには第１の接
続点の電位は第２の電位源の電位と等しくなる。そのた
め、第６のスイッチ素子は十分に非導通となる。したが
って、第１の電位源から第２の電位源に第２および第６
のスイッチ素子を介して貫通電流が流れることはない。

一方、第３のスイッチ素子が非導通のときには、第２の
接続点の電位が第２の電位源の電位と＝８しくなる。そ
のため、第８のスイッチ素子は十分に非導通となる。

したがって、第１の電位源から第２の電位源に第４およ
び第８のスイッチ素子を介して貫通電流が流れることは
ない。

［実施例］ 以ド、この発明の実施例を図面を用いて詳細に説明する
。

第１図はこの発明の一実施例によるレベル変換開路の構
成を示す回路図である。

第１図において、ＥＣＬバッファ回路１およびＢ１ＣＭ
ＯＳドライバ回路３の構成は、第５図に示されるＥＣＬ
バッファ回路１およびＢ１ＣＭＯＳドライバ回路３の構
成と同峰である。ＥＣＬバッファ回路１は、ＥＣＬレベ
ルの信号Ａを受け、ＥＣＬレベルの相補な信号ａ、ａを
出力する。通常、正側の電圧電圧ＶｃｃはＯＶに設定さ
れ、負側の電源電圧ＶＥＥは−４，５Ｖまたは−５，２
Ｖに設定される。

レベル変換回路２は、ＰＭＯ３＋−ランジスタ４６．４
７，５０．５１およびＮＭＯＳトランジスタ４８，４９
，５２．５３からなる。ＰＭＯ３＋−ランジスタ４６，
５１のゲートはノードｎ　１に接続され、ＰＭＯ３＋−
ランジスタ４７，５０のゲートはノードｎ１に接続され
ている。ノードｎ１はＥＣＬバッファ四路１からの信号
ａを受け、ノードｎ１はＥＣＬバッファ回路１からの信
号ａを受ける。ＰＭＯＳ）ランジスタ４７とＮＭＯＳ）
ランジスタ４９との接続点であるノードＮ１からＭＯＳ
レベルの信号すが出力され、ＰＭＯＳトランジスタ５１
とＮＭＯＳトランジスタ５３との接続点であるノートＮ
１からＭＯＳレベルのｆＪすｂが出力される。信号す、
ｂのｒＨＪレベルは電源電圧ＶＣＣであり、ｒＬＪレベ
ルは電源電圧ＶＥＥである。

ＰＭＯＳトランジスタ４６のドレインはＮＭＯＳトラン
ジスタ４８のドレインおよびＮＭＯＳ）ランジスタ４９
のゲートに接続されている。ＮＭＯＳトランジスタ４８
のゲートには電源電圧ｖｃＣが与えられる。一方、ＰＭ
ＯＳトランジスタ５０のドレインはＮＭＯＳ）ランジス
タ５２のドレインおよびＮＭＯＳ）ランジスタ５３のゲ
ートに接続されている。ＮＭＯＳ）ランジスタ５２のゲ
ートには電源電圧ＶＣＣが与えられる。

ＰＭＯＳトランジスタ４６，４７，５０．５１のソース
には電源電圧■。、が与えられ、ＮＭＯＳトランジスタ
４８，４９，５２．５３のソースには電源電圧ＶＥＥが
与えられる。ＮＭＯＳトランジスタ４８．５２は、その
ゲート長（Ｌ）を大きくしかつゲート幅（Ｗ）を小さく
形成することにより、そのオン抵抗がＮＭＯＳ）−ラン
ジスタ４６．５０のオン抵抗に比べて十分大きくなるよ
うに、形成されている。

Ｂ１ＣＭＯＳドライバ四路３は、ＭＯＳレベルの相補な
信号す、　　ｂを受け、Ｂ１ＣＭＯＳレベルの相補な信
号Ｃ９Ｃを出力する。

次に、第１図に示される回路の動作について説明する。

まず、ＥＣＬレベルの信号ＡがｒＨＪレベル（−０，９
Ｖ）　からｒＬＪ　レベ／Ｌ、（−１，７Ｖ）に変化す
る場合の動作について説明する。この場合、第５図に示
されるＥＣＬバッファ回路と同様にして、信号ｉがｒＬ
ＪレベルからｒＨＪレベルに変化し、信号ａは逆にｒＨ
ＪレベルからｒＬＪレベルに変化する。

上記のように信号ｉがｒＨＪレベル、信号ａがｒＬＪレ
ベルになるので、レベル置換回路２において、ＰＭＯ５
）ランジスタ４６，５１がオンし、ＰＭＯＳトランジス
タ４７．５０がオフする。ＮＭＯＳ）ランジスタ４Ｂ、
５２のゲートには電源７ｆｉ７ｆＶｃｃが！ｊ、えられ
ているので、それらのトランジスタは常時オンしている
。したがって、ＰＭＯＳトランジスタ４６とＮＭＯＳト
ランジスタ４８との接続点ｎ２であるドレインの電αは
、ＰＭＯＳトランジスタ４６とＮＭＯ３）ランジスタ４
８のオン抵抗の比で決まる電位になる。ＮＭＯＳトラン
ジスタ４８のオン抵抗がＰＭＯ３）ランジスタ４６のオ
ン抵抗に比べて十分大きくなるようにＮＭＯＳｌ−ラン
ジスタ４８が形成されているので、接続点ｎ２であるド
レインの電位は電源電圧■、。に近いｒＨＪ　レベルと
なる。これにより、ＮＭＯ３）ランジスタ４９はオンし
、信号すはｒＨＪレベルからｒＬＪレベルに変化する。

また、ＰＭＯＳトランジスタ５０がオフし、ＮＭＯＳト
ランジスタ５２がオンしているので、ＰＭＯＳトランジ
スタ５０とＮＭＯ３）ランジスタ５２との接続点ｎ　２
であるドレインの電位は電源電圧ＶＥＥのｒＬＪレベル
となる。したがって、ＮＭＯＳトランジスタ５３はオフ
し、信号すはｒＬＪレベルからｒＨＪレベルに変化する
。

ここで、ＰＭＯＳトランジスタ４６およびＮＭＯＳトラ
ンジスタ４８が共にオンしているので、電源電圧ＶＣＣ
を受ける端子から電源電圧ＶＥＥを受ける端子にそれら
のトランジスタ４６．４８を介して貫通電流が流れる。

しかしながら、ＮＭＯＳトランジスタ４８のオン抵抗が
ＰＭＯ３）ランジスタ４６のオン抵抗に比べて十分に大
きく設定されているので、第５図に示されたカレントミ
ラー回路より貫通電流がＵ（減する。

また、ＮＭＯＳ）ランジスタ５３のゲート電位は電源電
圧ＶＥＥまで低下するので、ＮＭＯＳｌ−ランジスタ５
３には貫通電流が流れない。

このように、第１図のレベル変換四路２によれば、低消
費電力化が可能となる。

なお、ＮＭＯＳトランジスタ４９のゲートは接続点「１
２に接続されているので、ＮＭＯ３）ランジスタ４８の
オン抵抗が大きく設定されても、ＮＭＯ５）ランジスタ
４９のゲート容量は変わらない。そのため、ＮＭＯＳ）
ランジスタ４９のスイッチング速度が低下することはな
い。

同様に、ＮＭＯＳトランジスタ５３のゲートが接続点ｎ
２に接続されているので、ＮＭＯ９）ランジスタ５２の
オン抵抗が大きく設定されても、ＮＭＯＳ）ランジスタ
５３のゲート容瓜は変わらない。そのため、ＮＭＯ３）
ランジスタ５３のスイッチング速度が低下することはな
い。

上記のように、信号すがｒＨＪレベル（電源電圧Ｖｃ　
ｃ　）　、信号すがｒＬＪレベル（電源電圧ＶＥＥ）に
なると、箪５図に示されるＢ１ＣＭＯＳドライバ回路３
と同様にして、Ｂ１ＣＭＯＳドライバ回路３から出力さ
れる信号ＣはｒＬＪレベル（ｖＥ　Ｅ　＋０．４　Ｖ）
　ニｆＡ’）、信号Ｃは「Ｈ」レベル（Ｖｃ　ｃ　　０
．４Ｖ）になる。

ＥＣＬレベルの信号ＡがｒＬＪレベルからｒＨＪレベル
に変化する場合についても、同様の動作により、信号ａ
はＥＣＬレベルのｒＬＪレベルになり、信号ａはＥＣＬ
レベルのｒ　ＨＪレベルになる。

それにより、信号すはＭＯＳレベルのｒＬＪレベルにな
り、（信号すはＭＯＳレベルのｒＨＪレベルになる。さ
らに、信号ＣはＢ１ＣＭＯＳレベルのｒＬＪレベルにな
り、信号ＣはＢ１ＣＭＯＳレベルのｒＨＪレベルになる
。上記のようにして、ＥＣＬ開回路ＭＯ３回路との接続
が可能になる。

このように、第１図のレベル変換回路２によれば、第５
図に示すＭＯＳカレントミラー回路の持つ高速動作を維
持しつつ、低消費電力化が？ｉＩ能となる。

第２図は、この発明の第２の実施例によるレベル変換回
路の構成を示す回路図である。

第２図のレベル変換ｌｌ１１路２０が第１図のレベル変
換回路２と相違するのは、ＮＭＯＳ）ランジスタ４８，
５２のゲートに電源電圧ＶＣＣを１ｔえる代わりに、そ
れらのゲートに電源電圧ＶＥＥに追従して変化するＭ’
ｌ電位ＶＲＥＦを与える点である。この基準電位ＶＲＥ
Ｆは電源電圧ＶＥＥが変動すると、その変動分と同じ電
圧だけ変動する。

すなわち、基準電位ＶＲＥＦ　と電源電圧ＶＥＥとの差
は常に一走となる。また、この基準電位Ｖ。

ＥＦは、電源電圧ＶＣＣと電源電圧ＶＥＥの間の所定の
電位に設定されている。ＮＭＯＳトランジスタ４８．５
２に印加されるゲート電圧が電源電圧ＶＣＣよりも低い
ので、レベル変換回路２０のＮＭＯＳ）ランジスタ４８
，５２のオン抵抗は、第１図のレベル変換回路２におけ
るＮＭＯＳトランジスタ４８．５２のオン抵抗よりもさ
らに大きくなる。そのため、貫通電流がさらに低減され
る。

また、ＮＭＯＳトランジスタ４８．５２のゲート電位は
電源電圧ＶＥＥの変化に追従するので、電源型ＬｌｌＶ
ＥＥが変化しても貫通電流は増加しないという利点があ
る。

第３図は、この発明の第３の実施例によるレベル変換回
路の構成を示す回路図である。

第３図のレベル変換回路２１が第１図のレベル変換回路
２と相違するのは、ＮＭＯＳ）ランジスタ４８．５２の
ゲートに電源電圧ＶＣＣを与える代わりに、それらのゲ
ートをそれぞれノードｎ１およびノードｎ１に接続した
点である。

信号ａがｒＬＪに変化すると、ＰＭＯＳトランジスタ４
６がオンし、ＮＭＯＳトランジスタ４８は弱くオンする
。この場合、ＮＭＯＳ）ランジスタ４８のゲート電圧が
電源電圧ＶＣＣに比べて低くなるので、ＮＭＯＳトラン
ジスタ４８のオン抵抗は大きい。したがって、ＮＭＯＳ
トランジスタ４８に流れる貫通電流は低減される。

また、信号ａがｒＨＪレベルに変化すると、ＰＭＯＳ）
ランジスタ４６がオフし、ＮＭＯＳ）ランジスタ４８は
強くオンする。この場合、ＰＭＯＳトランジスタ４６が
オフしているので、ＮＭＯＳトランジスタ４８には貫通
電流は流れない。

このように、第３図のレベル変換回路２１によれば、信
号ａがｒＬＪレベルに変化したときのＮＭＯＳ）ランジ
スタ４８のゲート電圧が電源電圧ＶＣＣに比べて低く設
定される。また、信号丁がｒＬＪレベルに変化したとき
のＮＭＯＳ）ランジスタ５２のゲート電圧が電源電圧Ｖ
ＣＣに比べて低く設定される。これにより、信号ａが「
Ｌ」レベルに変化したときのＮＭＯＳトランジスタ４８
のオン抵抗が第１図のレベル変換回路２のＮＭＯＳトラ
ンジスタ４８のオン抵抗に比べてさらに大きくなるので
、貫通電流がさらに低減される。また、同様に、信号Ｔ
が「Ｌ」レベルに変化したときのＮＭＯＳトランジスタ
５２のオン抵抗が第１図のレベル変換回路２におけるＮ
ＭＯＳｌ−ランジスタ５２のオン抵抗に比べてさらに大
きくなるので、貫通電流がさらに低減される。

第１図、第２図および第３図に示されるレベル変換回路
は、たとえばＢ１ＣＭＯＳ−ＲＡＭの各部分に使用する
ことができる。８１０ＭＯ８−ＲＡＭは、高速動作が可
能でかつ消費電力が少ない大容量のメモリを得るために
開発されたもので、バイポーラ素子とＣＭＯＳ回路との
複合により構成される。第４図に一般的なＲＡＭ（Ｒａ
ｎｄ。

ｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）の構成を示す。

第４図において、メモリセルアレイ６０には、複数のワ
ード線および複数のビット線が互いに交差するように配
置されており、それらのワード線とビット線との各交点
にメモリセルが設けられている。Ｘアドレスバッファ・
デコーダ６２によりメモリセルアレイ６０の１つのワー
ド線が選択され、Ｙアドレスバッファ・デコーダ６４に
よりメモリセルアレイ６０の１つのビット線が選択され
、これらのワード線とビット線との交点に設けられたメ
モリセルが選択される。選択されたメモリセルにデータ
が書込まれ、あるいは、そのメモリセルに蓄えられてい
るデータが読出される。データの書込みか読出しかはＲ
／Ｗ制御回路６６により選択される。Ｒ／Ｗ制御回路６
６は、外部から与えられるライトイネーブル信号ＷＥお
よびチップセレクト信号Ｃ８に応答して、動作する。

データの書込時には、人力データＤｉｎがＲ／Ｗ制御回
路６６を介して、選択されたメモリセルに人力される。

また、データの読出特には、選択されたメモリセルに記
憶されているデータがセンスアンプ６８により検出およ
び増幅され、データ出力バッファ７０を介して出力デー
タＤｏｕｔとして外部に取出される。

Ｂ　ｉ　ＣＭＯ５−ＲＡＭにおいては、メモリセルアレ
イがＭＯＳトランジスタにより構成され、アドレスバッ
ファ・デコーダ等の周辺回路がバイポーラトランジスタ
またはバイポーラトランジスタとＭＯＳトランジスタと
の複合により構成される。

第１図、第２図および第３図の回路は、たとえば、Ｘア
ドレスバッファ・デコーダ６２およびＹアドレスバッフ
ァ・デコーダ６４に含まれるアドレスバッファに用いる
ことができる。この場合、ＥＣＬＣＳバッファ１に与え
られる信号Ａはアドレス信号である。

また、第１図、第２図および第３図の回路は、Ｒ／Ｗ制
御回路６６に含まれるＣＳバッファ、ＷＥバッファおよ
びＤｉｎバッファに用いることができる。ＣＳバッファ
は、チップセレクト信号Ｃ８を受ける回路であり、ＷＥ
バッファはライトイネーブル信号ＷＥを受ける回路であ
り、Ｄｉｎバッファは人力データＤｉｎを受ける回路で
ある。

このように、第１図、第２図および第３図に示されるレ
ベル変換回路をＢ　ｉ　ＣＭＯ８−ＲＡＭに適用するこ
とによって、高速性を維持しつつ消費電力の低減化をさ
らに図ることが可能となる。

なお、この発明のレベル変換回路は、ＢｉＣＭＯ３−Ｒ
ＡＭに限らず、その他の種々の回路に用いることができ
る。

また、この発明は、ＥＣＬ回路とＭＯ３回路とを結合す
るためのレベル変換回路に限らず、その他の種類の論理
回路どうしを結合するレベル変換回路にも適用すること
が可能である。

［発明の効果］ 以上のように第１および第２の発明によれば、第５およ
び第７のスイッチ素子のオン抵抗が他のスイッチ素子の
オン批抗よりも大きく設定され、かつ、第６および第８
のスイッチ素子の制御端子がそれぞれ第１および第２の
接続点に接続されているので、第６および第８のスイッ
チ素子のスイッチング速度を維持しつつ、レベル変換回
路に流れる貫通電流が低減される。したがって、レベル
変換回路の高速性を維持しつつ、消費電力の低減化が可
能となる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例によるレベル変換回路
の構成を示す回路図である。第２図はこの発明の第２の
実施例によるレベル変換回路の構成を示す回路図である
。第３図はこの発明の第３の実施例によるレベル変換回
路の構成を示す回路図である。第４図はこの発明のレベ
ル変換回路を適用することができるＲＡＭの構成を示す
ブロック図である。第５図は従来のレベル変換回路の構
成を示す回路図である。 図において、１はＥＣＬバッファ回路、２，２０．２１
はレベル変換回路、３はＢ１ＣＭＯＳドライバ回路、４
６．４７，５０．５１はＰＭＯＳトランジスタ、４８．
４９．５２．５３はＮＭＯＳトランジスタ、ＶＣＣは正
側の電源電圧、ＶＥノード、ｎ２．ｎ２は接続点である
。 なお、各図中、同一符号は同一または相当部分を示す。 代 理 人 大 Ｔゴ 増 雄 渠４図

Claims (2)

【特許請求の範囲】
1. （１）第１の種類の論理回路における第１および第２の
   論理レベルの相補な信号を第２の種類の論理回路におけ
   る第３および第４の論理レベルの相補な信号に変換する
   レベル変換回路であって、前記第１または第２の論理レ
   ベルの信号を受ける第１の入力端子、 前記第２または第１の論理レベルの信号を受ける第２の
   入力端子、 前記第３または第４の論理レベルの信号を出力するため
   の第１の出力端子、 前記第４または第３の論理レベルの信号を出力するため
   の第２の出力端子、 前記第３の論理レベルに対応する電位を供給するための
   第１の電位源、 前記第４の論理レベルに対応する電位を供給するための
   第２の電位源、 制御端子を有し、その制御端子に前記第２の論理レベル
   に対応する電位が与えられると導通する第１、第２、第
   ３および第４のスイッチ素子、および 制御端子を有し、その制御端子に前記第１の論理レベル
   に対応する電位が与えられると導通する第５、第６、第
   ７および第８のスイッチ素子を備え、 前記第１および第５のスイッチ素子は前記第１の電位源
   と前記第２の電位源との間に第１の接続点を介して直列
   に接続され、前記第３および第７のスイッチ素子は前記
   第１の電位源と前記第２の電位源との間に第２の接続点
   を介して直列に接続され、前記第２および第６のスイッ
   チ素子は前記第１の電位源と前記第２の電位源との間に
   前記第１の出力端子を介して直列に接続され、前記第４
   および第８のスイッチ素子は前記第１の電位源と前記第
   ２の電位源との間に前記第２の出力端子を介して直列に
   接続され、前記第１および第４のスイッチ素子の制御端
   子は前記第１の入力端子に接続され、前記第２および第
   ３のスイッチ素子の制御端子は前記第２の入力端子に接
   続され、前記第６のスイッチ素子の制御端子は前記第１
   の接続点に接続され、前記第８のスイッチ素子の制御端
   子は前記第２の接続点に接続され、 前記第５および第７のスイッチ素子の制御端子は前記第
   １の電位源に接続され、前記第５および第７のスイッチ
   素子のオン抵抗が他のスイッチ素子のオン抵抗よりも大
   きくなるように前記第５および第７のスイッチ素子が形
   成されている、レベル変換回路。
2. （２）第１の種類の論理回路における第１および第２の
   論理レベルの相補な信号を第２の種類の論理回路におけ
   る第３および第４の論理レベルの相補な信号に変換する
   レベル変換回路であって、前記第１または第２の論理レ
   ベルの信号を受ける第１の入力端子、 前記第２または第１の論理レベルの信号を受ける第２の
   入力端子、 前記第３または第４の論理レベルの信号を出力するため
   の第１の出力端子、 前記第４または第３の論理レベルの信号を出力するため
   の第２の出力端子、 前記第３の論理レベルに対応する電位を供給するための
   第１の電位源、 前記第４の論理レベルに対応する電位を供給するための
   第２の電位源、 制御端子を有し、その制御端子に前記第２の論理レベル
   に対応する電位が与えられると導通する第１、第２、第
   ３および第４のスイッチ素子、および 制御端子を有し、その制御端子に前記第１の論理レベル
   に対応する電位が与えられると導通する第５、第６、第
   ７および第８のスイッチ素子を備え、 前記第１および第５のスイッチ素子は前記第１の電位源
   と前記第２の電位源との間に第１の接続点を介して直列
   に接続され、前記第３および第７のスイッチ素子は前記
   第１の電位源と前記第２の電位源との間に第２の接続点
   を介して直列に接続され、前記第２および第６のスイッ
   チ素子は前記第１の電位源と前記第２の電位源との間に
   前記第１の出力端子を介して直列に接続され、前記第４
   および第８のスイッチ素子は前記第１の電位源と前記第
   ２の電位源との間に前記第２の出力端子を介して直列に
   接続され、前記第１および第４のスイッチ素子の制御端
   子は前記第１の入力端子に接続され、前記第２および第
   ３のスイッチ素子の制御端子は前記第２の入力端子に接
   続され、前記第６のスイッチ素子の制御端子は前記第１
   の接続点に接続され、前記第８のスイッチ素子の制御端
   子は前記第２の接続点に接続され、 前記第５および第７のスイッチ素子の制御端子に所定の
   電位を与えることにより前記第５および第７のスイッチ
   素子のオン抵抗が他のスイッチ素子のオン抵抗よりも大
   きく設定されている、レベル変換回路。