JPH03180938A - Cpu runaway detecting system - Google Patents
Cpu runaway detecting systemInfo
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- JPH03180938A JPH03180938A JP1318811A JP31881189A JPH03180938A JP H03180938 A JPH03180938 A JP H03180938A JP 1318811 A JP1318811 A JP 1318811A JP 31881189 A JP31881189 A JP 31881189A JP H03180938 A JPH03180938 A JP H03180938A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＰＵの暴走を検出するＣＰＵ暴走検出方式に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a CPU runaway detection method for detecting CPU runaway.
多重化伝送装置等のＣＰＵを利用した装置に於いては、
ＣＰＵが暴走すると自ハードウェアや他の部分に対する
異常制御が行なわれ、システム全体がダウンしてしまう
場合がある。このため、ＣＰＵが暴走した場合、それを
検出し、ＣＰＵをリセット或いはホールドすることが必
要になり、従来は次のようにしてＣＰＵの暴走を検出す
るようにしていた。即ち、従来は、一定周期でＣＰＵに
予め定められているアドレスをアクセスさせるようにし
、上記一定周期の間にＣＰＵが上記アドレスをアクセス
しなかった場合、ＣＰＵが暴走したと判断するようにし
ている。In devices using a CPU such as multiplex transmission equipment,
If the CPU goes out of control, it may control its own hardware or other parts abnormally, causing the entire system to go down. Therefore, when the CPU runs out of control, it is necessary to detect it and reset or hold the CPU. Conventionally, runaway of the CPU has been detected as follows. That is, conventionally, the CPU is made to access a predetermined address at a certain period, and if the CPU does not access the address during the certain period, it is determined that the CPU has gone out of control. .
上述したように、従来は一定周期の間にＣＰＵが予め定
められたアドレスをアクセスしたか否かをチエツクする
ことにより、ＣＰＵの暴走を検出するようにしているた
め、ＣＰＵが暴走していても一定周期で上記アドレスが
アクセスされている場合はＣＰＵの暴走を検出すること
ができないという問題があった。As mentioned above, conventionally, CPU runaway is detected by checking whether the CPU has accessed a predetermined address within a certain period of time, so even if the CPU is running out of control, it will not be detected. There is a problem in that if the above address is accessed at regular intervals, CPU runaway cannot be detected.
本発明の目的は従来検出できなかった種類のＣＰＵの暴
走を高い確率で検出することができるＣＰＵ暴走検出方
式を提供することにある。An object of the present invention is to provide a CPU runaway detection method that can detect with high probability a type of CPU runaway that could not be detected conventionally.
本発明は上記目的を達成するため、
ＣＰＵの暴走を検出するＣＰＵ暴走検出方式に於いて、
特定アドレスに異常アクセスであることを示すデータが
格納され、前記ＣＰＵが出力したアドレスに格納されて
いるデータを出力するメモリと、該メモリから出力され
た異常アクセスであることを示すデータをラッチするラ
ッチ回路を設けたものである。In order to achieve the above object, the present invention includes a CPU runaway detection method for detecting a CPU runaway, in which data indicating an abnormal access is stored at a specific address, and is stored at the address output by the CPU. It is provided with a memory that outputs data and a latch circuit that latches data indicating an abnormal access that is output from the memory.
特定アドレスに異常アクセスであることを示すデータが
格納されているメモリはＣＰＵが出力したアドレスに格
納されているデータを出力し、ラッチ回路はメモリから
出力された異常アクセスであることを示すデータをラッ
チする。ＣＰＵが暴走した場合、アクセスの禁止されて
いるアドレスがアクセスされるという現象が高い確率で
生じる。The memory in which data indicating an abnormal access is stored at a specific address outputs the data stored at the address output by the CPU, and the latch circuit outputs the data indicating an abnormal access output from the memory. Latch. When the CPU goes out of control, there is a high probability that a prohibited address will be accessed.
従って、上記メモリの特定アドレスをアクセスが禁止さ
れているアドレスとしておくことにより、ＣＰＵが暴走
した場合、高い確率で上記特定アドレスに格納されてい
る異常アクセスを示すデータがメモリから出力され、ラ
ッチ回路にラッチされるので、所定周期で予め定められ
たアドレスがアクセスされている場合でも、ＣＰＵに暴
走が発生していれば、ＣＰＵの暴走を高い確率で検出す
ることが可能となる。Therefore, by setting the specific address of the memory as an address to which access is prohibited, if the CPU goes out of control, there is a high probability that the data indicating the abnormal access stored in the specific address will be output from the memory and the latch circuit Therefore, even if a predetermined address is accessed at a predetermined period, if a runaway occurs in the CPU, it is possible to detect the runaway of the CPU with a high probability.
次に本発明の実施例について図面を参照して詳細に説明
する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本発明の実施例のブロック図であり、ＣＰＵＩ
と、バス４を介してＣＰＵＩと接続され、ＣＰＵＩがバ
ス４に出力したアドレスに格納されているデータを出力
するメモリ２と、メモリ２から異常アクセスを示すデー
タが出力されることによりそのデータをラッチし、ＣＰ
ＵＩのＨＡＬＴ端子或いはＲＥＳＥＴ端子に加えるラッ
チ回路３とから構成されている。FIG. 1 is a block diagram of an embodiment of the present invention, in which the CPU
The memory 2 is connected to the CPU via the bus 4 and outputs the data stored at the address output by the CPU to the bus 4, and the data indicating an abnormal access is output from the memory 2. Latch and CP
It consists of a latch circuit 3 that is added to the HALT terminal or RESET terminal of the UI.
第２図はメモリ２の内容例を示す図であり、アドレス（
ＡＤＨ）ｒｏ ０００Ｊ 、 ｒｏ Ｏ０１Ｊには異
常アクセスであることを示すデータ（ＤＡＴＡ）”１”
が格納サレ、アドレス「０００２」ｒｏ ００３Ｊ 、
ｒｏ ００４Ｊ 、・・・にはデータ“０″が格納
されている。尚、アドレスｒｏ０００Ｊ。FIG. 2 is a diagram showing an example of the contents of memory 2, and shows the address (
ADH) ro 000J, ro O01J has data (DATA) “1” indicating abnormal access.
is stored, address "0002" ro 003J,
Data “0” is stored in ro 004J, . In addition, the address is ro000J.
ｒｏｏｏｌＪはＣＰＵＩによるアクセスが禁止されてい
るアドレスであるとし、他のアドレスがＣＰＵＩによる
アクセスが許可されているアドレスであるとする。また
、メモリ２の内容はＣＰＵＩがバス４を介して設定する
ものである。It is assumed that rooolJ is an address to which access by the CPUI is prohibited, and other addresses are addresses to which access by the CPUI is permitted. Further, the contents of the memory 2 are set by the CPU via the bus 4.
第３図は第１図のタイムチャートであり、以下各図を参
照して本実施例の動作を説明する。FIG. 3 is a time chart of FIG. 1, and the operation of this embodiment will be explained below with reference to each figure.
ＣＰＵＩが暴走した場合、アクセスを禁止されているア
ドレスをアクセスするという現象が高い確率で発生する
。本実施例ではアクセスが禁止されているアドレスはｒ
ｏｏｏｏＪ、ｒｏｏｏｌＪとなっている。When the CPU goes out of control, there is a high probability that an address that is prohibited from being accessed will be accessed. In this example, the address to which access is prohibited is r
ooooJ, rooolJ.
第３図に示すように、ＣＰＵＩがアクセスを許可されて
いるアドレスをアクセスしている間は、メモリ２．ラッ
チ回路３の出力は共に“０”となり、ＣＰＵＩがホール
ド或いはリセットされることはない。しかし、ＣＰＵＩ
が暴走し、アクセスを禁止されているアドレスｒ０００
１Ｊがアクセスされると、メモリ２から異常アクセスで
あることを示すデータ“１”が出力され、ラッチ回路３
にラッチされるので、ＣＰＵＩはホールド或いはリセッ
トされる。As shown in FIG. 3, while the CPUI is accessing an address that it is permitted to access, memory 2. Both outputs of the latch circuit 3 become "0", and the CPUI is not held or reset. However, the CPUI
Address r000 is out of control and access is prohibited
When 1J is accessed, data "1" indicating an abnormal access is output from the memory 2, and the latch circuit 3
Since the CPUI is latched, the CPUI is held or reset.
以上説明したように、本発明は、ＣＰＵが暴走した場合
、アクセスの禁止されているアドレスがアクセスされる
という現象が高い確率で生しることに着目し、ＣＰＵが
アクセスを禁止されているアドレスに異常アクセスを示
すデータが格納され、ＣＰＵが出力したアドレスに格納
されているデータを出力するメモリを設け、メモリから
異常アクセスを示すデータが出力された場合、それをラ
ッチ回路でラッチするようにしたものであるので、所定
周期で予め定められたアドレスがアクセスされている場
合でも、ＣＰＵに暴走が発生していれば、ラッチ回路の
内容に基づいて高い確率でＣＰＵの暴走を検出すること
ができる効果がある。また、本発明によれば、ＣＰＵに
よるアクセスが禁止されているアドレスが変更された場
合に於いても、異常アクセスを示すデータを格納するア
ドレスを変更するだけで対処できる効果もある。As explained above, the present invention focuses on the fact that when a CPU goes out of control, there is a high probability that an address that is prohibited from accessing will be accessed. A memory is provided in which data indicating an abnormal access is stored, and a memory is provided to output the data stored in the address output by the CPU, and when data indicating an abnormal access is output from the memory, it is latched by a latch circuit. Therefore, even if a predetermined address is accessed at a predetermined period, if a CPU runaway occurs, it is possible to detect the CPU runaway with a high probability based on the contents of the latch circuit. There is an effect that can be done. Further, according to the present invention, even if an address that is prohibited from being accessed by the CPU is changed, the problem can be dealt with simply by changing the address that stores the data indicating the abnormal access.
第１図は本発明の実施例のブロック図、第２図はメモリ
の内容例を示す図及び、第３図は第１図のタイムチャー
トである。
図に於いて、１・・・ＣＰＵ、２・・・メモリ、３・・
・ラッチ回路、４・・・ハス。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a diagram showing an example of memory contents, and FIG. 3 is a time chart of FIG. 1. In the diagram, 1...CPU, 2...Memory, 3...
・Latch circuit, 4... Lotus.
Claims (1)
格納され、前記ＣＰＵが出力したアドレスに格納されて
いるデータを出力するメモリと、該メモリから出力され
た異常アクセスであることを示すデータをラッチするラ
ッチ回路とを含むことを特徴とするＣＰＵ暴走検出方式
。[Claims] In a CPU runaway detection method for detecting runaway of a CPU, data indicating an abnormal access is stored at a specific address, and the data stored at the address output by the CPU is output. A CPU runaway detection method comprising a memory and a latch circuit that latches data indicating an abnormal access output from the memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318811A JPH03180938A (en) | 1989-12-11 | 1989-12-11 | Cpu runaway detecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318811A JPH03180938A (en) | 1989-12-11 | 1989-12-11 | Cpu runaway detecting system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03180938A true JPH03180938A (en) | 1991-08-06 |
Family
ID=18103210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318811A Pending JPH03180938A (en) | 1989-12-11 | 1989-12-11 | Cpu runaway detecting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03180938A (en) |
-
1989
- 1989-12-11 JP JP1318811A patent/JPH03180938A/en active Pending
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