JPH0318012A - Reticle for reducing-projection exposure apparatus - Google Patents
Reticle for reducing-projection exposure apparatusInfo
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- JPH0318012A JPH0318012A JP1151900A JP15190089A JPH0318012A JP H0318012 A JPH0318012 A JP H0318012A JP 1151900 A JP1151900 A JP 1151900A JP 15190089 A JP15190089 A JP 15190089A JP H0318012 A JPH0318012 A JP H0318012A
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体製造時にウエノ\に半導体集積回路パ
ターンを露光する縮小投影露光装置の露光原板であるレ
チクルに関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a reticle that is an exposure original plate for a reduction projection exposure apparatus that exposes a semiconductor integrated circuit pattern onto a wafer during semiconductor manufacturing.
従来の技術
近年、半導体集積回路の集積度は飛躍的に高まり、縮小
投影露光装置を用いてウエハ上にバターンを形成するこ
とが主流となっている。2. Description of the Related Art In recent years, the degree of integration of semiconductor integrated circuits has increased dramatically, and it has become mainstream to form a pattern on a wafer using a reduction projection exposure apparatus.
この露光原板であるレチクルには、通常、本体の集積回
路とプロセス制御用のモジュール( P C M )お
よびマスク合わせ用のアライメントマークの配置が必要
である。The reticle, which is the exposure original plate, usually requires the arrangement of an integrated circuit for the main body, a process control module (PCM), and alignment marks for mask alignment.
従来では、第3図のように、本体チップ6とPCM8を
配置する領域を別々に設け、アライメントマーク7は、
PCMの配置領域あるいは本体チップ内部に配置される
。Conventionally, as shown in FIG. 3, areas where the main chip 6 and the PCM 8 are placed are provided separately, and the alignment marks 7
It is arranged in the arrangement area of the PCM or inside the main body chip.
発明が解決しようとする課題
従来のアライメントマーク配置のうち、P C Mの配
置領域にアライメントマークを置く場合には、第4図に
示すようにウエハ上でアライメントマークが置かれる場
所はP C Mが露光される部分だけとなり、アライメ
ントマークの存在箇所が少ないため、軟置合わせ精度が
悪くなり、位置合わせ時間がかかることになる。なお、
第4図において、9は本体チップ、10は第3図のレチ
クルを用いたlショット分、11はP C M配置領域
である。Problems to be Solved by the Invention In the conventional alignment mark arrangement, when an alignment mark is placed in the PCM placement area, the location on the wafer where the alignment mark is placed is the PCM as shown in FIG. Since only the portions exposed are exposed, and there are few locations where alignment marks are present, soft alignment accuracy deteriorates and alignment takes time. In addition,
In FIG. 4, 9 is the main chip, 10 is one shot using the reticle of FIG. 3, and 11 is a PCM arrangement area.
本体チップの内部にアライメントマークを配置する場合
では、チップ内部に余分な領域をとることになり、チッ
プサイズが大きくなるため、ウェハ上のチップの取れ数
、および、レチクル上に配置できるチップ数が減少し、
コストアップやスルーブットの低下につながってしまう
。When placing alignment marks inside the main chip, it takes up extra space inside the chip, increasing the chip size, which reduces the number of chips that can be taken on the wafer and the number of chips that can be placed on the reticle. Decreased,
This will lead to increased costs and decreased throughput.
従来のPCM配置においては、第4図のようにPCMを
露光する場所を縮小投影露光装置のコントロールファイ
ルに指定する必要がある。In the conventional PCM arrangement, as shown in FIG. 4, it is necessary to specify the location where the PCM is to be exposed in the control file of the reduction projection exposure apparatus.
また、第3図のようにレチクル上でPCMを作りこむ領
域をとらねばならないので、レチクル上に配置できるチ
ップ数が減少する。また、ウエハ上でのチップの取れ数
も減少する。Furthermore, as shown in FIG. 3, it is necessary to reserve an area on the reticle for forming the PCM, which reduces the number of chips that can be placed on the reticle. Furthermore, the number of chips removed on the wafer is also reduced.
本発明は、上記従来の課題を解決するもので、レチクル
上のアライメントマークとPCMの配置場所を工夫する
ことにより、位置合わせ精度の向上、縮小投影露光装置
のスループットの向上、コストの低減を実現することを
目的とする。The present invention solves the above-mentioned conventional problems, and improves the alignment accuracy, improves the throughput of the reduction projection exposure system, and reduces costs by devising the placement locations of the alignment mark and PCM on the reticle. The purpose is to
課題を解決するための手段
レチクルにおいて、アライメントマーク及びPCMを本
体チップのスクライブライン上に対応する位置に配置す
る。Means for Solving the Problems In a reticle, an alignment mark and a PCM are arranged at positions corresponding to the scribe line of the main chip.
これは、レチクル設計時にレチクル側に入れておけば、
本体チップ設計時には考慮しなくても良い。(本体チッ
プのスクライブライン部分をけずって、この手法で設計
したレチクルと電子ビーム露光装置上で重ねて露光して
レチクルを製造する。)
作用
アライメントマーク及びPCMを、これまで特に使われ
ていなかった領域であるスクライブライン上に配置する
ことにより、本体チップ面積を大きくすることなく、ま
た、レチクル上にPCMのための領域を設けることなく
レチクルを設計することができる。この結果、本体チッ
プ面積が変わっていないため取れ数が減ることはない。If you put this on the reticle side when designing the reticle,
There is no need to consider this when designing the main body chip. (The scribe line part of the main chip is cut out, and the reticle designed using this method is overlapped and exposed on an electron beam exposure device to manufacture the reticle.) Functional alignment marks and PCM have not been particularly used until now. By arranging it on the scribe line, which is a region, the reticle can be designed without increasing the main chip area and without providing a region for PCM on the reticle. As a result, the number of chips does not decrease because the main chip area remains unchanged.
また、PCMのための領域を設ける必要がないため、レ
チクル上に配置できるチップ数が増え、縮小投影露光装
置の1ショットあたりの効率が上る。Furthermore, since there is no need to provide an area for PCM, the number of chips that can be placed on the reticle increases, and the efficiency per shot of the reduction projection exposure apparatus increases.
また、ウエハ上でこれまでPCMを露光していた部分1
1も、本体チップを露光できるので、ウエ八当りの取れ
数が増える。In addition, the area 1 on the wafer where PCM was previously exposed
1 also allows the main chip to be exposed, increasing the number of wafers per eight wafers.
本体チップ周辺にアラメントマークを置くことで、ウエ
ハ上どの部分にも均一にアライメントマークが存在する
こととなり、制約の非常に少ない状態で縮小投影露光装
置のコントロールファイルを作威することが出来る。By placing the alignment mark around the main chip, the alignment mark is uniformly present on every part of the wafer, making it possible to create a control file for the reduction projection exposure apparatus with very few restrictions.
また、最寄りのアライメントマークを使用することがで
きるので、ステージの移動が少なく、位置合わせ時間の
短縮が図れ、位置合わせ精度も向上する。Furthermore, since the nearest alignment mark can be used, there is less movement of the stage, the alignment time can be shortened, and alignment accuracy can be improved.
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.
第1図は、本発明の一実施例におけるレチクル図である
。FIG. 1 is a reticle diagram in one embodiment of the present invention.
第l図において本体チップlが、レチクル領域に6チッ
プ配置してある。このチップのスクライブラインにあた
る部分にアライメントマーク2とPCM3が配置されて
いる。In FIG. 1, six main body chips 1 are arranged in the reticle area. An alignment mark 2 and a PCM 3 are arranged in a portion corresponding to the scribe line of this chip.
このレチクルを用いてウエハ上に露光すると、第2図で
示すようになり、最大限にチップのみ露光することがで
き、第l図のレチクルを用いた1ショット分5あたりの
領域にPCM31とアライメントマーク21を含んでい
るので、ウエハ上に均一にPCMとアライメントマーク
が存在することになる。When a wafer is exposed using this reticle, it becomes as shown in Fig. 2, and it is possible to expose only the chips to the maximum extent possible, and the PCM 31 and alignment Since the mark 21 is included, the PCM and alignment marks are uniformly present on the wafer.
次に、第1図に示した本発明のレチクルと第3図に示し
た従来のレチクルとの比較を行う。Next, a comparison will be made between the reticle of the present invention shown in FIG. 1 and the conventional reticle shown in FIG.
第3図において、アライメントマーク7及びPCM8を
配置する領域をとるため、レチクルには4チップしか本
体チップ6が配置できない。In FIG. 3, only four chips 6 can be placed on the reticle in order to take up the area for placing the alignment mark 7 and PCM 8.
このレチクルを用いてウエハ上に露光すると、第4図に
示すようになり、1ショット分10あたりに露光できる
チップ数は4チップとなり、本発明の実施例と比べると
2/3となり、縮小投影露光装置のスルーブットが落ち
ることがわかる。When a wafer is exposed using this reticle, as shown in FIG. 4, the number of chips that can be exposed per shot of 10 is 4, which is 2/3 compared to the embodiment of the present invention, and the reduced projection It can be seen that the throughput of the exposure equipment decreases.
また、第4図に示すように、PCMをウエハ上5点で露
光しているが、このために本発明の実施例と比べると、
縮小投影露光装置のコントロールファイルは複雑になる
。また、この5点にしか、アライメントマークが存在し
ないため、制約が増え、位置合わせ時間や精度の面で劣
る。Furthermore, as shown in FIG. 4, the PCM is exposed at five points on the wafer, but for this reason, compared to the embodiment of the present invention,
Control files for reduction projection exposure devices become complex. Furthermore, since there are alignment marks only at these five points, restrictions increase and the alignment time and precision are inferior.
また、PCM配置領域が存在する分、発明の実施例と比
べるとウエハ1枚あたりのチップ配置数が減少すること
になる。Furthermore, since the PCM arrangement area exists, the number of chips arranged per wafer is reduced compared to the embodiment of the invention.
発明の効果
以上のように本発明は、レチクル形成の際、本体チップ
のスクライブラインに対応する部分にアライメントマー
クあるいはPCMを配置することにより、半導体製造時
のウエハへのパターン露光における、スループットや精
度の向上、半導体製造のコストの低減が図られる。Effects of the Invention As described above, the present invention improves the throughput and precision of pattern exposure on wafers during semiconductor manufacturing by arranging alignment marks or PCMs in portions corresponding to the scribe lines of the main chip when forming a reticle. This results in improved performance and reduced semiconductor manufacturing costs.
第1図は本発明の縮小投影露光装置用レチクル図、第2
図は第1図のレチクルを用いてウエハ上にパターンを露
光した図、第3図は従来の縮小投影露光装置用レチクル
図、第4図は第3図のレチクルを用いてウエハ上にパタ
ーンを露光した図である。FIG. 1 is a reticle diagram for a reduction projection exposure apparatus of the present invention, and FIG.
The figure shows a pattern exposed on a wafer using the reticle shown in Fig. 1, Fig. 3 shows a reticle for a conventional reduction projection exposure system, and Fig. 4 shows a pattern exposed on a wafer using the reticle shown in Fig. 3. It is an exposed figure.
Claims (2)
域に、マスク合わせ用のアライメントマークを配置する
ことを特徴とする縮小投影露光装置用レチクル。(1) A reticle for a reduction projection exposure apparatus, characterized in that an alignment mark for mask alignment is arranged in an area corresponding to a scribe line portion of a main chip.
域に、プロセス制御用モジュールを配置することを特徴
とする縮小投影露光装置用レチクル。(2) A reticle for a reduction projection exposure apparatus, characterized in that a process control module is disposed in an area corresponding to a scribe line portion of a main chip.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1151900A JPH0318012A (en) | 1989-06-14 | 1989-06-14 | Reticle for reducing-projection exposure apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP1151900A JPH0318012A (en) | 1989-06-14 | 1989-06-14 | Reticle for reducing-projection exposure apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0318012A true JPH0318012A (en) | 1991-01-25 |
Family
ID=15528646
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1151900A Pending JPH0318012A (en) | 1989-06-14 | 1989-06-14 | Reticle for reducing-projection exposure apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0318012A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008102360A (en) * | 2006-10-19 | 2008-05-01 | Fujitsu Ltd | Exposure mask, method for manufacturing electronic device, and method for inspecting exposure mask |
US7951512B2 (en) | 2008-03-10 | 2011-05-31 | Seiko Instruments Inc. | Reticle for projection exposure apparatus and exposure method using the same |
CN103176350A (en) * | 2011-12-26 | 2013-06-26 | 和舰科技(苏州)有限公司 | Mask fabricating method for maximizing quantity of chips on wafer |
-
1989
- 1989-06-14 JP JP1151900A patent/JPH0318012A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008102360A (en) * | 2006-10-19 | 2008-05-01 | Fujitsu Ltd | Exposure mask, method for manufacturing electronic device, and method for inspecting exposure mask |
US7855035B2 (en) | 2006-10-19 | 2010-12-21 | Fujitsu Semiconductor Limited | Exposure mask, manufacturing method of electronic device, and checking method of exposure mask |
US7951512B2 (en) | 2008-03-10 | 2011-05-31 | Seiko Instruments Inc. | Reticle for projection exposure apparatus and exposure method using the same |
CN103176350A (en) * | 2011-12-26 | 2013-06-26 | 和舰科技(苏州)有限公司 | Mask fabricating method for maximizing quantity of chips on wafer |
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