JPH03177961A - マルチプロセッサ制御装置 - Google Patents
マルチプロセッサ制御装置Info
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- JPH03177961A JPH03177961A JP1318370A JP31837089A JPH03177961A JP H03177961 A JPH03177961 A JP H03177961A JP 1318370 A JP1318370 A JP 1318370A JP 31837089 A JP31837089 A JP 31837089A JP H03177961 A JPH03177961 A JP H03177961A
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- JP
- Japan
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- processing
- processor
- bus
- processors
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- 238000000034 method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000001914 filtration Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/436—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation using parallelised computational arrangements
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- H04N19/439—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation using cascaded computational arrangements for performing a single operation, e.g. filtering
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- Multi Processors (AREA)
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- Image Processing (AREA)
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、並列構成の複数のディジタル信号処理プロ
セッサにより、フレームごとの画像データをブロック単
位で処理するマルチプロセッサ制御装置に関するもので
ある。
セッサにより、フレームごとの画像データをブロック単
位で処理するマルチプロセッサ制御装置に関するもので
ある。
第5図は例えばアイイーイーイー グロブコム87
P2S5 rア リアルタイム ビデオシグナル プロ
セッサ スータブル フォア モーション ピクチャ
コーディング アプリケーションズJ (IEEE
GLOBCOM ’ 87P453 rA
Realtime Video Signal
Proccessor 5uitable for
Motion Picture Coding
ApricationsJ)に示された従来のマル
チプロセッサ制御装置を示すブロック接続図であり、図
において、1は入力信号、3は出力信号、5は並列接続
された複数のディジタル信号処理プロセッサ(以下、プ
ロセッサという)、201は各プロセッサ5に対する入
力バス2および出力バス4上の入出力信号1゜3の入出
力を制御する入出力データバススイッチ、13は各プロ
セッサ5に分配されるフィードバックデータ、202は
各プロセッサ5へのフィードバックデータ13を制御す
るフィードバックバススイッチ、12は各プロセッサ5
が出力するフィードバックデータ13を記憶するフィー
ドバックフレームメモリである。
P2S5 rア リアルタイム ビデオシグナル プロ
セッサ スータブル フォア モーション ピクチャ
コーディング アプリケーションズJ (IEEE
GLOBCOM ’ 87P453 rA
Realtime Video Signal
Proccessor 5uitable for
Motion Picture Coding
ApricationsJ)に示された従来のマル
チプロセッサ制御装置を示すブロック接続図であり、図
において、1は入力信号、3は出力信号、5は並列接続
された複数のディジタル信号処理プロセッサ(以下、プ
ロセッサという)、201は各プロセッサ5に対する入
力バス2および出力バス4上の入出力信号1゜3の入出
力を制御する入出力データバススイッチ、13は各プロ
セッサ5に分配されるフィードバックデータ、202は
各プロセッサ5へのフィードバックデータ13を制御す
るフィードバックバススイッチ、12は各プロセッサ5
が出力するフィードバックデータ13を記憶するフィー
ドバックフレームメモリである。
次に動作について説明する。このマルチプロセッサ制御
装置では、動画像信号処理を対象とし、1フレームの画
像をいくつかの小画面に分割して各プロセッサ5に割り
当てる領域分割型の並列処理を行う。すなわち、ラスク
走査状に転送されてくる入力信号1は入出力データバス
イッチ201により分配され、各プロセッサ5は1フレ
一ム分の時間を費やして担当領域のデータを取り込む。
装置では、動画像信号処理を対象とし、1フレームの画
像をいくつかの小画面に分割して各プロセッサ5に割り
当てる領域分割型の並列処理を行う。すなわち、ラスク
走査状に転送されてくる入力信号1は入出力データバス
イッチ201により分配され、各プロセッサ5は1フレ
一ム分の時間を費やして担当領域のデータを取り込む。
同時に、前のフレームの処理結果を必要とする場合、各
プロセッサ5はフィードバックバスを介して所要領域の
フィードバックデータ13をフィードバックフレームメ
モリ12から取り込む6次に。
プロセッサ5はフィードバックバスを介して所要領域の
フィードバックデータ13をフィードバックフレームメ
モリ12から取り込む6次に。
各プロセッサ5内で処理された処理済データは互いに他
のプロセッサ5の処理済データとタイミングの同期がと
られ、これらの個別に処理されたデータが1フレームに
組み立てられる。このため、各プロセッサ5の処理開始
タイミングは完全に同期する必要がある。1フレームに
再構成されたデータは1次の処理に応じて、出力バス4
あるいはフィードバックフレームメモリ12に出力され
る。
のプロセッサ5の処理済データとタイミングの同期がと
られ、これらの個別に処理されたデータが1フレームに
組み立てられる。このため、各プロセッサ5の処理開始
タイミングは完全に同期する必要がある。1フレームに
再構成されたデータは1次の処理に応じて、出力バス4
あるいはフィードバックフレームメモリ12に出力され
る。
入出力データバススイッチ201はフレーム同期したデ
ータ入出力タイミングおよび処理開始タイミングを各部
に供給する。同様に、フィードバックバススイッチ20
2はフレーム同期したフィードバックデータ13の入出
力タイミングを各部に供給する。
ータ入出力タイミングおよび処理開始タイミングを各部
に供給する。同様に、フィードバックバススイッチ20
2はフレーム同期したフィードバックデータ13の入出
力タイミングを各部に供給する。
このマルチプロセッサ制御装置では、第6図に示すよう
な典型的な動画像符号化で用いられるフィルタを実現す
る場合に、入力データ中の担当領域に相当する部分とそ
の周辺データを取り込み、フィルタ処理する。第6図に
おいて、注目画素XLjにフィルタ処理したxlJは XIJ= (Xt−x、p−x+2 Xt、j−t +
XI+1.r−□+ 2 Xt−r、i+4 Xl、
J+ 2 Xt+t、p+X1−1.3+1+2 Xl
、J+1+XI+□、a+t) / 16で求められる
。
な典型的な動画像符号化で用いられるフィルタを実現す
る場合に、入力データ中の担当領域に相当する部分とそ
の周辺データを取り込み、フィルタ処理する。第6図に
おいて、注目画素XLjにフィルタ処理したxlJは XIJ= (Xt−x、p−x+2 Xt、j−t +
XI+1.r−□+ 2 Xt−r、i+4 Xl、
J+ 2 Xt+t、p+X1−1.3+1+2 Xl
、J+1+XI+□、a+t) / 16で求められる
。
この処理において、処理単位ブロックの外周一画素の計
算については周辺処理ブロックの画素を必要とする。ま
た、1フレームをM個に分割して処理するときの1フレ
ーム当りの処理時間Tは例えば第7図(a)のように3
分割した領域A、、B。
算については周辺処理ブロックの画素を必要とする。ま
た、1フレームをM個に分割して処理するときの1フレ
ーム当りの処理時間Tは例えば第7図(a)のように3
分割した領域A、、B。
Cについては、第7図(b)のような処理時間Tとなる
。すなわち、この処理時間Tは Tf T:MAX (Tf n、n=o、M) ≧Tf
:1つのプロセッサ5で1フレームの処理を行ったと
きの、1フレームあたり の処理時間 Tfn:n個のプロセッサで1フレームの処理を行った
ときの小画面あたりの処理時 間 で与えられる。これより1分割数を増やすことで、比較
的低速のプロセッサを用いても、高速の画像処理が可能
となる。そして、このようなフレーム間動画像符号化で
は、例えば前の処理の結果から、ブロック単位にフィル
タのオン/オフを適応制御するのが一般的で、このため
処理時間に偏差が生じる処理となる。
。すなわち、この処理時間Tは Tf T:MAX (Tf n、n=o、M) ≧Tf
:1つのプロセッサ5で1フレームの処理を行ったと
きの、1フレームあたり の処理時間 Tfn:n個のプロセッサで1フレームの処理を行った
ときの小画面あたりの処理時 間 で与えられる。これより1分割数を増やすことで、比較
的低速のプロセッサを用いても、高速の画像処理が可能
となる。そして、このようなフレーム間動画像符号化で
は、例えば前の処理の結果から、ブロック単位にフィル
タのオン/オフを適応制御するのが一般的で、このため
処理時間に偏差が生じる処理となる。
従来のマルチプロセッサ制御装置は以上のように構成さ
れているので、このような処理時間に偏差が生じる処理
では、各プロセッサ5へ固定的な負荷配分を行うため、
処理時間の割り当てを最悪値に設定する必要があり、処
理能力に余裕があるにもかかわらずプロセッサ5の並列
数が増大するなどのa題があった。
れているので、このような処理時間に偏差が生じる処理
では、各プロセッサ5へ固定的な負荷配分を行うため、
処理時間の割り当てを最悪値に設定する必要があり、処
理能力に余裕があるにもかかわらずプロセッサ5の並列
数が増大するなどのa題があった。
この発明は上記のような課題を解消するためになきれた
もので、より少ないプロセッサの並列数で効率の良い動
画像信号の処理ができるマルチプロセッサ制御装置を得
ることを目的とする。
もので、より少ないプロセッサの並列数で効率の良い動
画像信号の処理ができるマルチプロセッサ制御装置を得
ることを目的とする。
この発明に係るマルチプロセッサ制御装置は、複数の並
列接続されたプロセッサにより、入力バスから入力され
たフレーム単位の画像を小画面の複数ブロックに分けて
並列処理して、外部バスヘ出力できるようにし、これら
の各プロセッサの処理状態や外部バスの使用状態を状態
レジスタに格納し、この状態レジスタの状態出力にもと
づいて、データフロー制御部により上記プロセッサの負
荷配分を上記ブロック単位で動的に割り付け、かつこれ
らのプロセッサが上記入力バス、出力バスに非同期にア
クセスするような構成としたものである。
列接続されたプロセッサにより、入力バスから入力され
たフレーム単位の画像を小画面の複数ブロックに分けて
並列処理して、外部バスヘ出力できるようにし、これら
の各プロセッサの処理状態や外部バスの使用状態を状態
レジスタに格納し、この状態レジスタの状態出力にもと
づいて、データフロー制御部により上記プロセッサの負
荷配分を上記ブロック単位で動的に割り付け、かつこれ
らのプロセッサが上記入力バス、出力バスに非同期にア
クセスするような構成としたものである。
この発明におけるマルチプロセッサ制御装置は、上位の
データフロー制御部によって各プロセッサの負荷配分を
処理ブロック単位に動的に割り付け。
データフロー制御部によって各プロセッサの負荷配分を
処理ブロック単位に動的に割り付け。
各プロセッサが入力バスを非同期にアクセスできるよう
にし、また、状態レジスタに各プロセッサの処理状態を
記憶させ、各プロセッサ間のバス調停を図りながら、最
小構成で効率の良い画像をブロック単位で並列処理する
ように動作する。
にし、また、状態レジスタに各プロセッサの処理状態を
記憶させ、各プロセッサ間のバス調停を図りながら、最
小構成で効率の良い画像をブロック単位で並列処理する
ように動作する。
以下、この発明の一実施例を図について説明する。第1
図において、1は入力信号、2は入力バス、3は出力信
号、4は出力バス、5は並列接続された複数のプロセッ
サ、6は各プロセッサ5に接続されて個別に使用できる
読み書き可能なローカルメモリ、7は各プロセッサ5の
入出力タイミングおよびフィードバックデータの入出力
タイミングを制御するデータフロー制御部、8はデータ
フロー制御部7より各プロセッサ5に対して、入出力デ
ータおよびフィードバックデータの人出カ許可を通知す
る入出力制御信号、9は各プロセッサ5からデータフロ
ー制御部7ヘプロセツサ5の状態を通知する状態信号、
10は各プロセッサ5の状態の一覧を記憶した状態レジ
スタ、11はフィードバックバス、12はフィードバッ
クフレームメモリである。
図において、1は入力信号、2は入力バス、3は出力信
号、4は出力バス、5は並列接続された複数のプロセッ
サ、6は各プロセッサ5に接続されて個別に使用できる
読み書き可能なローカルメモリ、7は各プロセッサ5の
入出力タイミングおよびフィードバックデータの入出力
タイミングを制御するデータフロー制御部、8はデータ
フロー制御部7より各プロセッサ5に対して、入出力デ
ータおよびフィードバックデータの人出カ許可を通知す
る入出力制御信号、9は各プロセッサ5からデータフロ
ー制御部7ヘプロセツサ5の状態を通知する状態信号、
10は各プロセッサ5の状態の一覧を記憶した状態レジ
スタ、11はフィードバックバス、12はフィードバッ
クフレームメモリである。
第2図は上記ブロック接続図の詳細を示す要部のブロッ
ク接続図であり、101はフィルタ未処理データ、12
はフィルタ未処理データ101を1フレ一ム分記憶した
フィードバックフレームメモリ、5はフィルタ処理をブ
ロック単位で行うプロセッサ、102はフィルタ処理を
行う有意画素を含む有効ブロックとその周辺画素データ
、103はフィルタ処理済データの中で周辺の処理ブロ
ックのフィルタ処理に影響しないインサイド部の画素デ
ータ、104はフィルタ処理済データの中で周辺の処理
ブロックのフィルタ処理に影響するエツジ部およびコー
ナ部の画素データ、6は上記のようなローカルメモリで
、これがエツジ部およびコーナ部の画素データを1フレ
一ム分時間遅延する。105はフィルタ処理後にローカ
ルメモリ6からフィードバックフレームメモリ12に転
送される1フレ一ム分のデータである。
ク接続図であり、101はフィルタ未処理データ、12
はフィルタ未処理データ101を1フレ一ム分記憶した
フィードバックフレームメモリ、5はフィルタ処理をブ
ロック単位で行うプロセッサ、102はフィルタ処理を
行う有意画素を含む有効ブロックとその周辺画素データ
、103はフィルタ処理済データの中で周辺の処理ブロ
ックのフィルタ処理に影響しないインサイド部の画素デ
ータ、104はフィルタ処理済データの中で周辺の処理
ブロックのフィルタ処理に影響するエツジ部およびコー
ナ部の画素データ、6は上記のようなローカルメモリで
、これがエツジ部およびコーナ部の画素データを1フレ
一ム分時間遅延する。105はフィルタ処理後にローカ
ルメモリ6からフィードバックフレームメモリ12に転
送される1フレ一ム分のデータである。
第3図はフレーム分割した処理ブロックを示し、106
は処理ブロックのインサイド部、1σ7は処理ブロック
のエツジ部、108は処理ブロックのコーナ部である。
は処理ブロックのインサイド部、1σ7は処理ブロック
のエツジ部、108は処理ブロックのコーナ部である。
また、第4図は3つのプロセッサに対して動画像のフレ
ームを分割する原理を説明する説明図である。
ームを分割する原理を説明する説明図である。
次に動作について説明する。この発明では、動画像信号
処理を対象とし、1フレームを構成する複数個の処理ブ
ロックを順に空状態のプロセッサ5に割り当てる動的分
割式の並列処理を行う。すなわち、第1図において、デ
ータフロー制御部7は各プロセッサ5の処理状態を記憶
した状態レジスタ10を読み出して、入力待ち状態にあ
るプロセッサ5の1つに対して、入出力制御信号8を出
力して起動をかける。入出力制御信号8を受けたプロセ
ッサ5は、データフロー制御部7により通知された担当
の処理ブロックの画像データを、入力バス2を介して取
り込む。さらに、前フレームのデータをフィードバック
バス11を介してフィードバックフレームメモリ12よ
り取り込み、予め決められた処理を行うにの処理を完了
したプロセッサ5は出力待ちの状態信号9を状態レジス
タ10に出力して待ち状態に入る。その後に、データフ
ロー制御部7が状態レジスタを読み出した時、出力バス
4が空状態ならば、該当プロセッサ5に出力を許可する
制御信号を出力する。制御信号を受けたプロセッサ5は
出力バス4を介して処理済データを出力する。
処理を対象とし、1フレームを構成する複数個の処理ブ
ロックを順に空状態のプロセッサ5に割り当てる動的分
割式の並列処理を行う。すなわち、第1図において、デ
ータフロー制御部7は各プロセッサ5の処理状態を記憶
した状態レジスタ10を読み出して、入力待ち状態にあ
るプロセッサ5の1つに対して、入出力制御信号8を出
力して起動をかける。入出力制御信号8を受けたプロセ
ッサ5は、データフロー制御部7により通知された担当
の処理ブロックの画像データを、入力バス2を介して取
り込む。さらに、前フレームのデータをフィードバック
バス11を介してフィードバックフレームメモリ12よ
り取り込み、予め決められた処理を行うにの処理を完了
したプロセッサ5は出力待ちの状態信号9を状態レジス
タ10に出力して待ち状態に入る。その後に、データフ
ロー制御部7が状態レジスタを読み出した時、出力バス
4が空状態ならば、該当プロセッサ5に出力を許可する
制御信号を出力する。制御信号を受けたプロセッサ5は
出力バス4を介して処理済データを出力する。
次にこの動作の詳細を、第2図乃至第4図を参照して説
明する。ここでは、プロセッサ5が3つのプロセッサ5
A、5B、5Gからなり、かつ動画像フレームを動的に
分割する場合について述べる。まず、各プロセッサ5A
、5B、5C間には予め優先順位が決められており、優
先順位の高い順、例えばプロセッサ5Aが一番高く、プ
ロセッサ5Cが一番低い順位に、ブロック単位で入力ブ
ロックを読み出し、各プロセッサ5A〜5Cについて予
め設定されたプログラムにもとづいて画像符号化処理を
行う。このとき、フレームの先頭に位置する3つのブロ
ックは、第4図(a)、(b)に示すようにプロセッサ
5Aに対してブロックa□がプロセッサ5Bに対してブ
ロックb工が、プロセッサ5Cに対してブロック単位が
それぞれ割り当てられる。これら3つのプロセッサ5A
〜5Cのうち最初にブロックC1の処理を完了したプロ
セッサ5Cに対して、データフロー制御部7は次のブロ
ックC2を割り当てる。以降、上フレームの処理が完了
するまで、処理が完了して空状態となったプロセッサに
対して、次ブロックを担当させていく。すなわち、ブロ
ックc2→ブロックa2→ブロックb2→ブロックb3
→・・・のようになる。
明する。ここでは、プロセッサ5が3つのプロセッサ5
A、5B、5Gからなり、かつ動画像フレームを動的に
分割する場合について述べる。まず、各プロセッサ5A
、5B、5C間には予め優先順位が決められており、優
先順位の高い順、例えばプロセッサ5Aが一番高く、プ
ロセッサ5Cが一番低い順位に、ブロック単位で入力ブ
ロックを読み出し、各プロセッサ5A〜5Cについて予
め設定されたプログラムにもとづいて画像符号化処理を
行う。このとき、フレームの先頭に位置する3つのブロ
ックは、第4図(a)、(b)に示すようにプロセッサ
5Aに対してブロックa□がプロセッサ5Bに対してブ
ロックb工が、プロセッサ5Cに対してブロック単位が
それぞれ割り当てられる。これら3つのプロセッサ5A
〜5Cのうち最初にブロックC1の処理を完了したプロ
セッサ5Cに対して、データフロー制御部7は次のブロ
ックC2を割り当てる。以降、上フレームの処理が完了
するまで、処理が完了して空状態となったプロセッサに
対して、次ブロックを担当させていく。すなわち、ブロ
ックc2→ブロックa2→ブロックb2→ブロックb3
→・・・のようになる。
また、フィードバックフレームメモリ12に記憶された
フィルタ未処理の1フレームのデータは、フィルタ処理
を行う有意画素を含む有効ブロックと有意画素を含まな
い無効ブロックから構成されている。そして、第1図に
おいて、データフロー制御部7からその有効ブロックの
うちの1つを割り当てられたプロセッサ5は、フィード
バックフレームメモリ12から有効ブロックとその周辺
画素を入力してフィルタ処理を行う。プロセッサ5は処
理後に周辺ブロックのフィルタ処理に使用しないインサ
イド部106の画素をフィードバックフレームメモリ1
2上の入力データに上書きし、他のブロックで使用する
エツジ部107とコーナ部108の画素データ104は
一度ローカルメモリ6に退避させて1フレ一ム分遅延さ
せ、1フレ一ム分の処理が終了した後、フィードバック
フレームメモリ12に1フレ一ム分のデータ105を転
送する。その結果、無効データはフィードバックフレー
ムメモリ12にそのまま残り、有効ブロックデータのみ
書き換えられる。
フィルタ未処理の1フレームのデータは、フィルタ処理
を行う有意画素を含む有効ブロックと有意画素を含まな
い無効ブロックから構成されている。そして、第1図に
おいて、データフロー制御部7からその有効ブロックの
うちの1つを割り当てられたプロセッサ5は、フィード
バックフレームメモリ12から有効ブロックとその周辺
画素を入力してフィルタ処理を行う。プロセッサ5は処
理後に周辺ブロックのフィルタ処理に使用しないインサ
イド部106の画素をフィードバックフレームメモリ1
2上の入力データに上書きし、他のブロックで使用する
エツジ部107とコーナ部108の画素データ104は
一度ローカルメモリ6に退避させて1フレ一ム分遅延さ
せ、1フレ一ム分の処理が終了した後、フィードバック
フレームメモリ12に1フレ一ム分のデータ105を転
送する。その結果、無効データはフィードバックフレー
ムメモリ12にそのまま残り、有効ブロックデータのみ
書き換えられる。
上記の制御方式においては、1フレームをM個のプロセ
ッサ5で処理したときの1フレーム当たりの処理時間T
は、 Tf:1つのプロセッサ5で1フレームの処理を行った
ときの、1フレームあたりの処理時間 α :有効ブロック率(百分率) で与えられる。
ッサ5で処理したときの1フレーム当たりの処理時間T
は、 Tf:1つのプロセッサ5で1フレームの処理を行った
ときの、1フレームあたりの処理時間 α :有効ブロック率(百分率) で与えられる。
以上のように、この発明によれば複数の並列接続された
プロセッサにより、入力バスから入力されたフレーム単
位の画像を小画面の複数ブロックに分けて並列処理して
、外部バスへ出力できるようにし、これらの各プロセッ
サの処理状態や外部バスの使用状態を状態レジスタに格
納し、この状態レジスタの状態出力にもとづいて、デー
タフロー制御部により上記プロセッサの負荷配分を上記
ブロック単位で動的に割り付け、かつこれらのプロセッ
サが上記入力バス、出力バスに非同期にアクセスするよ
うに構成したので、比較的低速のプロセッサを少数設け
るだけで、効率良く動画像の符号化、処理および退出を
制御することが可能になり、システムの小型化、ローコ
スト化に寄与できるものが得られる効果がある。
プロセッサにより、入力バスから入力されたフレーム単
位の画像を小画面の複数ブロックに分けて並列処理して
、外部バスへ出力できるようにし、これらの各プロセッ
サの処理状態や外部バスの使用状態を状態レジスタに格
納し、この状態レジスタの状態出力にもとづいて、デー
タフロー制御部により上記プロセッサの負荷配分を上記
ブロック単位で動的に割り付け、かつこれらのプロセッ
サが上記入力バス、出力バスに非同期にアクセスするよ
うに構成したので、比較的低速のプロセッサを少数設け
るだけで、効率良く動画像の符号化、処理および退出を
制御することが可能になり、システムの小型化、ローコ
スト化に寄与できるものが得られる効果がある。
第1図はこの発明の一実施例によるマルチプロセッサ制
御装置を示すブロック接続図、第2図は第1図の要部を
詳細に示すブロック接続図、第3図はこの発明において
フレーム分割した処理ブロックを示す説明図、第4図は
この発明においてプロセッサの負荷配分方法を示す説明
図、第5図は従来のマルチプロセッサ制御装置を示すブ
ロック接続図、第6図は典型的な動画像符号化で用いら
れるフィルタ処理の原理を示す説明図、第7図はフレー
ム画像の分割領域および処理時間を示す説明図である。 2は入力バス、4は出力バス、5はディジタル信号処理
プロセッサ(プロセッサ)、10は状態レジスタ。 なお1図中、同一符号は同一、または相当部分を示す。 (外2ろ) 第 図 (0) bl 第 6 図 第7図 al
御装置を示すブロック接続図、第2図は第1図の要部を
詳細に示すブロック接続図、第3図はこの発明において
フレーム分割した処理ブロックを示す説明図、第4図は
この発明においてプロセッサの負荷配分方法を示す説明
図、第5図は従来のマルチプロセッサ制御装置を示すブ
ロック接続図、第6図は典型的な動画像符号化で用いら
れるフィルタ処理の原理を示す説明図、第7図はフレー
ム画像の分割領域および処理時間を示す説明図である。 2は入力バス、4は出力バス、5はディジタル信号処理
プロセッサ(プロセッサ)、10は状態レジスタ。 なお1図中、同一符号は同一、または相当部分を示す。 (外2ろ) 第 図 (0) bl 第 6 図 第7図 al
Claims (1)
- 入力バスから入力されたフレーム単位の画像を小画面の
複数ブロックに分けて並列処理して外部バスへ出力する
複数の並列接続されたディジタル信号処理プロセッサと
、これらのディジタル信号処理プロセッサの処理状態お
よび上記外部バスの使用状態を記憶する状態レジスタと
、この状態レジスタの状態出力にもとづき、上記ディジ
タル信号処理プロセッサの負荷配分を上記ブロック単位
で動的に割り付け、かつこれらのディジタル信号処理プ
ロセッサが上記入力バスおよび出力バスに非同期にアク
セスできるようにするデータフロー制御部とを備えたマ
ルチプロセッサ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1318370A JPH03177961A (ja) | 1989-12-07 | 1989-12-07 | マルチプロセッサ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1318370A JPH03177961A (ja) | 1989-12-07 | 1989-12-07 | マルチプロセッサ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03177961A true JPH03177961A (ja) | 1991-08-01 |
Family
ID=18098392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1318370A Pending JPH03177961A (ja) | 1989-12-07 | 1989-12-07 | マルチプロセッサ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03177961A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0652297A (ja) * | 1992-07-29 | 1994-02-25 | Dainippon Screen Mfg Co Ltd | 画像処理装置 |
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-
1989
- 1989-12-07 JP JP1318370A patent/JPH03177961A/ja active Pending
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