JP3761061B2 - データ処理システムおよびデータ処理方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、複数の画像信号処理を組み合わせた一連の所要のデータ信号処理を実現するデジタルスチルカメラなどに用いられた画像処理システムなどのデータ処理システムおよび、それを用いたデータ処理方法に関する。
【0002】
【従来の技術】
この種の画像処理システムは例えばデジタルスチルカメラなどに用いられ、一連の複数の画像信号処理を組み合わせて所要のデータ信号処理を実現するものである。デジタルスチルカメラでは、CCDモジュールから画像データを取り込み、ベイヤー配列のRGB値(各色信号)からYUV値(輝度、色差信号)への色空間変換、オートアイリス(明暗に応じた出力値の調整)、ホワイトバランス(色の調整)などの色濃度変換と、JPEGフォーマットへの画像圧縮などの各画像信号処理が必要となる。これらの各画像信号処理をシリアルで順次的に実行した場合には、全体の画像信号処理に要する時間が直列に加算されて長くなり、カメラなどの撮影動作においてはその即応性が損なわれる。この一例を以下に、図8を参照して説明する。
【0003】
図8は従来の画像信号処理システムの構成を示すブロック図である。図8において、画像処理システム100は、複数の画像信号処理モジュールA〜Cと、複数の画像信号処理モジュールA〜Cが共有する単一のバス101と、外部のメモリ102にアクセス(データの書き込みおよび読み出し)するメモリコントローラ103と、複数の画像信号処理モジュールA〜Cおよびメモリコントローラ103を制御するDMAコントローラ104とを有している。
【0004】
この画像信号処理モジュールAは、入力部105から入力された画像データを信号処理し、その信号処理結果をバス101を介してメモリコントローラ103に出力するようにしている。
【0005】
また、画像信号処理モジュールBは、メモリ102内の画像信号処理モジュールAの信号処理結果をバス101を介してメモリコントローラ103から入力されると共に、その入力した信号処理結果に対して更に信号処理をした後に再び、その信号処理結果をバス101を介してメモリコントローラ103に出力するようにしている。
【0006】
さらに、画像信号処理モジュールCは、メモリ102内の画像信号処理モジュールBの処理結果をバス101を介してメモリコントローラ103から入力され、その入力された信号処理結果を出力部106に出力するようにしている。
【0007】
以上のように、各信号処理を直列的で順次的に実行する場合には、全体の信号処理時時間が各画像信号処理時間の合計になって、全体の画像信号処理に要する時間が長くなり、カメラの撮影動作の即応性が損なわれるという問題がある。
【0008】
このような問題を解決するために、例えば特開平5−48911号公報「画像読取装置及びデジタル複写装置」では、複写機のデジタル信号処理を高速化するために、各信号処理モジュールをパイプライン状に構成し、原稿の読み取り中に符号化部が符号化処理を開始し、更にその符号化処理中に次段の復号化部が復号化処理を開始するというように、複数の画像信号処理が並行して処理される期間を設けることで、全体の画像信号処理にかかる処理時間を短縮化している。
【0009】
パイプライン処理とは、1つの処理をn段の独立な処理段階に分けて1列に並べ、各処理段階を並列に実行することによって、前処理過程の1/nの時間毎に次々に一連の信号処理結果を得る方式である。このパイプライン処理の一例を以下に、図9を参照して具体的に説明する。
【0010】
図9は、従来のパイプライン処理によって信号処理を高速化した画像処理システムの構成を示すブロック図である。図9において、画像処理システム200は、入力部201から入力された画像データを信号処理する画像信号処理モジュールDと、画像信号処理モジュールDによる信号処理結果を一時的に保持する一時保持用メモリ202と、一時保持用メモリ202の信号処理結果を用いて更に信号処理する画像信号処理モジュールEと、画像信号処理モジュールEによる信号処理結果を一時的に保持する一時保持用メモリ203と、一時保持用メモリ203の信号処理結果を用いて信号処理する画像信号処理モジュールFと、画像信号処理モジュールFによる信号処理結果を出力する出力部204とを有しており、時間的にまたは、アドレス空間上においてパイプライン状に構成されて、前段の信号処理の途中で後段の信号処理を開始することで並列に信号処理を行う時間を設けて全体の信号処理時間を短縮するものである。
【0011】
即ち、特開平5−48911号公報「画像読取装置及びデジタル複写装置」では、原稿読取部と符号化部の間で水平画素数×8ライン分のメモリが2つ(上記公報の一時保持用メモリ202に相当)ある。符号化部は一度に8×8画素のデータを必要とし、原稿読取部の出力開始から8ライン分のデータがたまった時点で符号化部による符号化処理を開始するようにしている。これと同様に、復号化部も符号化部の処理中に復号化処理を開始し、読取、符号化、復号化、出力が全て同一の速度で並行して信号処理されることで、全体の画像信号処理の時間が短縮されるようになっている。
【0012】
【発明が解決しようとする課題】
ところが、上記したデジタルスチルカメラにおけるCCDデータの取り込み(読取、符号化、復号化、出力)のように、パイプライン処理となっているため、前段の信号処理を待機させるような制御は不可能であり、後段の信号処理が一時保持用メモリ202,203の規模を超える期間にわたって遅滞する可能性がある場合には、上記特開平5−48911号公報「画像読取装置及びデジタル複写装置」のようなパイプライン処理は実現できない。
【0013】
また、後段の信号処理の方が速い場合にも、後段の信号処理が前段の信号処理を追い越すなどの不具合が発生してしまうことにより、上記パイプライン処理は実現できない。
【0014】
したがって、各信号処理の速度が異なる場合には、上記パイプライン処理は実現できず、全体の画像信号処理にかかる処理時間を短縮することができない。
【0015】
本発明は、上記従来の事情に鑑みて為されたものであり、各信号処理の速度が異なる場合にも、全体の画像信号処理にかかる処理時間を短縮することができるデータ処理システムおよび、それを用いたデータ処理方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明のデータ処理システムは、複数のデータ信号処理部が単一のバスを共有し、DMA(ダイレクトメモリアクセス:direct memory access)コントローラによって前記バスを使用するデータ信号処理部の切り換えおよびアドレスの自動生成を行うと共に、前記単一のバスを介して各信号処理部と外部メモリとが入出力を行うことにより一連のデータ信号処理を実施するデータ処理システムにおいて、該DMAコントローラは、アドレスを管理する座標カウンタの値によって、前段のデータ信号処理が完了する前に次段のデータ信号処理部を起動させて、時間的に並列にデータ信号処理を行わせるデータ信号並列処理手段を有し、該データ信号並列処理手段は、予め設定された遅延ライン数を示す起動遅延信号を出力するレジスタバンクと、後段のデータ信号処理が前段のデータ信号処理よりも速い場合にも、該座標カウンタのカウンタ値と該起動遅延信号とを比較することによって、前段のデータ信号処理を追い越さないように後段のデータ信号処理を制御する追い越し禁止制御手段とを有するものであり、そのことにより上記目的が達成されるものである。また、本発明のデータ処理方法は、複数のデータ信号処理部を有するデータ処理システムにおいて、共通のバスを通して外部メモリ内のデータのデータ信号処理を行うデータ処理方法であって、後段のデータ信号処理が前段のデータ信号処理よりも速い場合にも、予め設定された遅延ライン数を示す起動遅延信号と、該DMAコントローラが管理する座標カウンタのカウンタ値とを比較することによって、前段のデータ信号処理に対して後段のデータ信号処理が追い越さないように追い越し禁止制御処理を行いつつ、アドレスを管理する該座標カウンタのカウンタ値によって、前段のデータ信号処理が完了する前に次段のデータ信号処理部を起動させて、時間的に並列に複数のデータ信号処理部を並列動作させるものであり、そのことにより上記目的が達成されるものである。
【0017】
上記構成により、バスが各信号処理に対し十分に高速である場合、前段の信号処理によるデータの入出力は間欠的となり、その間に、DMAコントローラによって別の信号処理モジュールからのデータ入出力を行うことが可能となるため、各信号処理速度が異なる場合であっても、前段の信号処理と後段の信号処理とが並列に処理可能となり、全体の画像処理時間は短縮される。また、後段の信号処理速度の方が前段の信号処理速度よりも速い場合にも、後段と前段の信号処理において追越が発生しないように制御するので、後段と前段の信号処理が良好に行われる。
【0018】
また、好ましくは、本発明のデータ処理システムにおけるDMAコントローラは、矩形小領域単位でDMA転送を行う。
【0020】
また、好ましくは、本発明のデータ処理システムにおける追い越し禁止制御手段は、前段のデータ信号処理の完了後に、追い越し禁止制御の終了処理を行う。
【0021】
この構成により、前段の信号処理が完了したのち、各カウンタ値の差が一定以下にならないようにする制御が続くと、後段の処理が最後まで信号処理できないため、前段の処理の完了をDMAコントローラで生成されるアドレスが予め設定された値に達することで検出し、追越禁止制御を無効にして確実に最後のデータまで処理をすることが可能となる。後段の処理の完了を検出すると再び追越禁止制御を有効にして次に備えることになる。
【0022】
さらに、好ましくは、請求項1〜3の何れかに記載のデータ処理システムにおいて、一連のデータ信号処理中で、単一の処理系列が途中で複数の処理系列に分岐されるようになっている。また、好ましくは、請求項1〜3の何れかに記載のデータ処理システムにおいて、一連のデータ信号処理中で、複数の処理系列が単一の処理系列に統合されるようになっている。
【0023】
これらの構成により、画像処理が1本の系列ではなく、例えばCCDなどからの入力データに対して、輝度成分と色成分で別の信号処理に分かれる場合のように、ある画像信号処理モジュールの出力側が複数であるか、または逆に、入力側が複数あって、出力側が1本の系列であるような場合でも同様に、データ信号処理の高速化が可能となる。
【0024】
さらに、好ましくは、請求項1〜4の何れかに記載のデータ処理システムにおいて、一連のデータ信号処理における処理データが画像データである。
【0025】
この構成により、本発明のデータ処理システムが画像処理システムに容易かつ良好に適応可能であり、しかも、画像データの場合は、通常扱うデータに比べてデータ量が多いため、特に本発明の処理時間短縮効果が顕著である。
【0026】
【発明の実施の形態】
以下に、本発明の信号処理システムを画像処理システムに適用させた場合の実施形態について図面を参照しながら説明する。
(実施形態1)
図1は、本発明の実施形態1における画像処理システムの構成例を示すブロック図であり、図6の部材と同様の作用効果を奏する部材には同一の符号を付してその説明を省略する。なお、本実施形態では、説明を簡略化するために、入力画像データに対して3段階の画像信号処理を順次行って、一連の画像処理を実現する場合について説明する。
【0027】
図1において、この画像処理システム1は、複数の画像信号処理モジュールA〜Cと、複数の画像信号処理モジュールA〜Cが共有する単一のバス101と、外部のメモリ102にアクセス(データの書き込みおよび読み出し)するメモリコントローラ103と、複数の画像信号処理モジュールA〜Cおよびメモリコントローラ103を制御するメモリ処理制御部としてのDMAコントローラ2とを有している。
【0028】
各画像処理モジュールA〜Cは、一時的に少量のデータ(例えば1ライン分の画像データ)を蓄積するための一時記憶手段としての入力バッファおよび出力バッファの少なくとも何れかをを有している。なお、画像信号処理モジュールAの入力側および、画像信号処理モジュールCの出力側はバッファではなくメモリであってもよい。また、バッファの記憶容量分だけ、各画像処理モジュールA〜Cでの処理時間が吸収されて、単一のバス101を介して高速にデータの入出力を行うことができる。このため、その信号処理におけるデータの入出力は間欠的となり、その間に、DMAコントローラ2によって別の信号処理モジュールによってバスの使用が可能となる。
【0029】
画像信号処理モジュールAは、入力部105から入力された画像データを順次信号処理し、その信号処理データがバッファに一定量以上蓄積されてメモリ102に書きこむべきデータがある場合、DMAコントローラ2に対してDMAリクエスト(DREQ−A)を発行するようになっている。また、画像信号処理モジュールAは、DMAコントローラ2からの許可を示すDMAアクノリッジ(DACK−A)が発行されたときだけにデータを入力または出力するようにしている。
【0030】
また、画像信号処理モジュールBは、入出力それぞれにDMAチャンネルを割り当てられており、新規のデータが処理可能な状態になると、DMAコントローラ2に対してDMAリクエスト(DREQ−BI)を発行し、所定の信号処理を行い、メモリ102に書きこむべきデータがある場合は、DMAコントローラ2に対してDMAリクエスト(DREQ−BO)を発行する。また、画像信号処理モジュールBは、DMAコントローラ2からのDMAアクノリッジ(DACK−BI,DACK−BO)が発行されたときだけにデータを入力または出力するようにしている。
【0031】
さらに、画像信号処理モジュールCは、データが入力可能な状態のとき、DMAコントローラ2に対してDMAリクエスト(DREQ−C)を発行する。また、画像信号処理モジュールCは、DMAコントローラ2からのDMAアクノリッジ(DACK−C)が発行されたときだけにデータを入出力するようにしている。
【0032】
DMAコントローラ2は画像信号並列処理手段(データ信号並列処理手段)を有し、後述する座標カウンタ24の値によって、前段の画像信号処理が完了する前に次段の画像信号処理部を起動することにより、図2のアドレス割り当て例にも示すように、各画像信号処理をアドレス上並列に行うようになっている。つまり、DMAコントローラ2は、画像信号並列制御処理を行うべく、優先順位やチャンネル使用可否の設定状態などに基づいて、どの画像信号処理であるかのチャンネルを切り換え、各信号処理モジュールA〜Cに対して許可を示すDMAアクノリッジ(DACK−A,DACK−BI,DACK−BO,DACK−C)を発行するようになっている。以下、画像信号並列処理機能を備えたDMAコントローラ2について図3を用いて詳細に説明する。
【0033】
図3は、画像信号並列処理機能を備えた図1のDMAコントローラ2の構成を示すブロック図である。図3において、DMAコントローラ2は、レジスタバンク21と、優先順位判定部22と、バスインターフェイス部/DMAアクノリッジ生成部23と、座標カウンタ24と、セレクタ25と、アドレス演算部26と、追越禁止制御部27とを有している。
【0034】
レジスタバンク21は、CPU(中央演算処理装置)から制御されており、チャンネル使用許可信号(DMAEN−A,DMAEN−BI,DMAEN−BO,DMAEN−C)、ベースアドレスを設定するレジスタ出力であるベースアドレス信号(BASE−A,BASE−BI,BASE−BO,BASE−C)および、各画像信号処理モジュールA〜Cの遅延ライン数を示す起動遅延信号(DLY−AB,DLY−BC)を出力するようになっている。
【0035】
優先順位判定部22は、画像信号処理モジュールA〜Cから出力されたDMAリクエスト(DREQ−A,DREQ−BI,DREQ−BO,DREQ−C)が入力され、レジスタバンク21からのチャンネル使用許可信号(DMAEN−A,DMAEN−BI,DMAEN−BO,DMAEN−C)に応じて、どのチャンネル(画像信号処理モジュールA〜C)が有効かを示すセレクトチャンネル信号(SELCH−A,SELCH−BI,SELCH−BO,SELCH−C)を出力するようになっている。即ち、優先順位判定部22は、図4に示すように、チャンネル使用許可信号によって予め決められた優先順位にしたがって、アンドゲート221〜223により有効なチャンネルを選択し、チャンネルの使用を許可していない場合、即ち、レジスタバンク21からのチャンネル使用許可信号がDMAEN=‘L’の場合には、アンドゲート224〜227により、画像信号処理モジュールA〜CからのDMAリクエスト(DREQ−A,DREQ−BI,DREQ−BO,DREQ−C)をそれぞれマスクしてリクエストを無効とするようになっている。
【0036】
バスインターフェイス部/DMAアクノリッジ生成部23は、優先順位判定部22からのセレクトチャンネル信号(SELCH−A,SELCH−BI,SELCH−BO,SELCH−C)が入力されて、画像信号処理モジュールA〜Cのうちどのモジュールが有効かを示すDMAアクノリッジ(DACK−A,DACK−BI,DACK−BO,DACK−C)を生成して、該当する画像信号処理モジュールA〜Cに出力するようになっている。また、バスインターフェイス部/DMAアクノリッジ生成部23は、座標カウンタ24に対してカウントアップ信号(CNTUP−A,CNTUP−BI,CNTUP−BO,CNTUP−C)を出力するようになっている。
【0037】
座標カウンタ24は各段の信号処理毎に複数設けられ、チャンネル毎に水平、垂直座標(2次元画像座標)のカウンタ値(X−A,X−BI,X−BO,X−CおよびY−A,Y−BI,Y−BO,Y−C)を出力するようになっている。座標カウンタ24のカウンタ値は、各信号処理が画像アドレスのどの位置にあるかを示している。
【0038】
セレクタ25は、優先順位判定部22からのセレクトチャンネル信号(SELCH−A,SELCH−BI,SELCH−BO,SELCH−C)に応じた有効チャンネルに対応したカウンタ値(X,Y)およびベースアドレス信号(BASE)をアドレス演算部26に出力するようになっている。
【0039】
アドレス演算部26は、セレクタ25からのカウンタ値(X,Y)およびベースアドレス信号(BASE)に基づいて演算(例えばBASE+Y×X幅+Xなど)を行って、メモリ102上のアドレス(メモリ空間上のアドレス)を自動的に生成するものである。
【0040】
追越禁止制御部27は、出力チャンネルの座標カウンタ24からの例えば垂直方向のカウンタ値(Y−A,Y−BO)と、予め設定された遅延ライン数を示す起動遅延信号(DLY−AB,DLY−CB)とを比較して、後段の信号処理を前段の信号処理に比べて所定の遅延ライン数だけ遅らせて起動させるようにしている。この追越禁止制御部27による遅延ライン数は、後段の信号処理と前段の信号処理との信号処理速度差を考慮して、後段の信号処理が前段の信号処理を追い越さないように遅延ライン数を設定している。
【0041】
即ち、追越禁止制御部27は、図4に示すように、前段の信号処理の出力の座標カウンタ24からの垂直カウンタ値(Y−A)がDMAコントローラ2のレジスタに設定可能な遅延ライン数の一定値(DLY−AB)よりも小さい期間は、加算器271(実際には減算している)の出力の最上位符号ビット(MSK−Bは’H’レベル)とDMAリクエスト(DREQ−BI)をANDゲート281,225によりマスクし、チャンネルをディセーブル状態とするようになっている。また、追越禁止制御部27は、座標カウンタ24からの垂直カウンタ値(Y−A)がDMAコントローラ2のレジスタに設定可能な一定値(DLY−AB)以上の期間は、加算器271の出力の最上位符号ビット(MSK−B)が’L’レベルとなり、自動的に画像信号処理モジュールBのバス使用権が許可可能になっている。
【0042】
また、追越禁止制御部27は、前段の出力チャンネルの出力の座標カウンタ24からの垂直カウンタ値(Y−BO)がDMAコントローラ2のレジスタに設定可能な一定値(DLY−BC)よりも小さい期間は、加算器272(実際には減算している)の出力の符号ビット(MSK−C)がとリクエスト(DREQ−BI)をANDゲート281,225によりマスクし、チャンネルをディセーブル状態とするようになっている。前段の出力チャンネルの垂直カウンタ(Y−BO)がレジスタの設定値(DLY−BC)より大きくなると加算器(402)の符号ビット(MSK−C)が‘H’になり、DREQ−Cのマスクが解除され、モジュールCが画像処理を開始するようになっている。
【0043】
上記構成により、以下その動作を説明する。まず、各画像信号処理を実行する3つの画像信号処理モジュールA〜CからのDMAリクエストはそれぞれ、DMAコントローラ2からのDMAアクノリッジによって許可され、画像信号処理モジュールA〜Cから単一のバス101を介してデータの入出力を行うと共に、DMAコントローラ2からの自動生成したアドレスにしたがって、共有のメモリ102に対してアクセスする。
【0044】
このとき、各信号処理モジュールA〜Cが共有するバス101の使用権の決定と、メモリアクセス用のアドレス自動生成を管理するDMAコントローラ2において、追越禁止制御部27では、図4のように、優先順位判定部22が予め決められた優先順位にしたがってチャンネルを選択し、チャンネルの使用を許可していないチャンネル使用許可信号(DMAEN)が‘L’の場合、前段の信号処理の座標を表すカウンタ値(X,Y)がDMAコントローラ2に予め設定された値の遅延ライン数DLYに達するまで、後段のアドレス信号処理モジュールからのDMAリクエストをマスクして無効とする。これによって、前段の信号処理が完了する前に次段の信号処理を起動して、アドレス上並列に各信号処理モジュールA〜Cの処理が為される。このとき、前段のDMAリクエストは間欠的となり、その間に別の信号処理のDMAリクエストを実行することにより、各信号処理の速度が異なる場合にも、全体の画像信号処理にかかる処理時間を短縮することができる。
【0045】
即ち、画像信号処理モジュールA,B間では、前段の信号処理の出力の垂直カウンタ値(Y−A)がDMAコントローラ2のレジスタに設定可能な一定値(DLY−AB)よりも小さい期間は、加算器271の出力の最上位符号ビット(MSK−B)とリクエスト(DREQ−BI)をANDゲート281,225によりマスクし、チャンネルをディセーブル状態とする。さらに、画像信号処理モジュールAの処理が進み、カウンタ値Y−Aが大きくなるとMSK−Bは’L’レベルとなり、自動的に画像信号処理モジュールBのバス101の使用が許可され、バス101を各画像信号処理モジュールA〜Cに切り換えながら並行して処理を行う。後段の処理の方が遅い場合には、その後、DMAリクエストがマスクされることなく最後まで処理される。上記した最上位符号ビットは最上位符号ビット検出部273,274によって得られる。
【0046】
画像信号処理モジュールC,B間でも同様に、前段の出力チャンネルの垂直カウンタ値(Y−BO)がレジスタの設定値(DLY−BC)より大きくなると、加算器272の符号ビット(MSK−C)が‘H’になり、DREQ−Cのマスクが解除され、画像信号処理モジュールCが画像処理を開始する。
【0047】
以上により、本実施形態1によれば、バスを共有し、一連の信号処理をする複数の信号処理モジュールA〜CのY座標などのカウンタ値と所定の遅延ライン数との差分が一定値以下とならないように管理することで、後段の処理を前段の信号処理の途中で開始させることができる。したがって、バスが十分に高速であった場合、各信号処理を並行して実行することが可能となり、一連の画像処理にかかる時間を短縮できる。また、上記カウンタ値の制御によって、後段の信号処理の速度が前段の処理速度よりも大きい場合にも追い越さないように制御できる。
【0048】
(実施形態2)
図5は、本発明の実施形態2における画像処理システムの構成例を示すブロック図、図6は図5のDMAコントローラ3の構成を示すブロック図であり、図1および図3の部材と同様の作用効果を奏する部材には同一の符号を付してその説明を省略する。
【0049】
図5および図6において、画像処理システム10のDMAコントローラ3は、レジスタバンク31と、優先順位判定部22と、バスインターフェイス部/DMAアクノリッジ生成部23と、座標カウンタ24と、セレクタ25と、アドレス演算部26と、追越禁止制御部37と、エンドアドレス検出部39とを有しており、各チャンネルの垂直カウンタ値(Y−A,Y−BI,Y−BO,Y−C)を比較する追い越し禁止制御を行うようにしている。
【0050】
レジスタバンク31は、DMAコントローラ2のレジスタに設定可能なエンドアドレス(一つの画面の走査上の最後のポイント)(END−A,END−BI,END−BO,END−C)をセレクタ25に出力するようになっている。
【0051】
追越禁止制御部37は、図7に示すように、後段のデータ信号処理が前段のデータ信号処理よりも速い場合に、DMAコントローラ2が管理する座標カウンタの差値を加算器371,372で求め、その座標カウンタの差値(加算器出力)と遅延ライン数(DLY)との差を加算器271,272で求め、その加算器271,272からの出力から、最上位符号ビット検出部273,274にて最上位符号ビットを求めるようになっている。また、追越禁止制御部37は、終了フラグ(ENDFLG−A,ENDFLG−BIバー)がアンドゲート373に入力され、終了フラグ(ENDFLG−BO,ENDFLG−Cバー)がアンドゲート373に入力されるようになっている。さらに、追越禁止制御部37は、最上位符号ビット検出部273からの最上位符号ビットと、アンドゲート373からの出力バー信号がアンドゲート375に入力され、また、最上位符号ビット検出部274からの最上位符号ビットと、アンドゲート374からの出力反転信号がアンドゲート376に入力されるようになっている。
【0052】
エンドアドレス検出部39は、図7に示すように、エンドアドレス(END−A,END−BI,END−BO,END−C)のうち、セレクトチャンネル信号(SELCH−A,SELCH−BI,SELCH−BO,SELCH−C)に応じてセレクタ25で選択された有効チャンネルのエンドアドレスと、アドレス演算部26からのアドレスを比較器391で比較し、アドレスがエンドアドレスになったときに、比較出力をセレクトチャンネル信号(SELCH−A,SELCH−BI,SELCH−BO,SELCH−C)毎に設けられたフリップフロップ392〜396に入力し、セレクトチャンネル信号(SELCH−A,SELCH−BI,SELCH−BO,SELCH−C)によって有効になったフリップフロップ392〜396の何れかから、終了フラグ(ENDFLG−A,ENDFLG−BI,ENDFLG−BO,ENDFLG−C)の何れかを出力するようになっている。
【0053】
上記構成により、以下その動作を説明する。まず、追越禁止制御部37は、図7に示すように、例えば画像信号処理モジュールAと画像信号処理モジュールBとの間では、加算器371(ここでは差を求めている)により計算される、後段と前段の垂直カウンタ値の差(Y−BI)−(Y−A)がレジスタの設定値(DLY−AB)よりも小さい期間は加算器271の出力の符号ビット(MSK−B)でリクエストDREQ−BIのマスク信号を作って追越禁止制御を行う。垂直カウンタ値(Y−A)が大きくなり、画像信号処理モジュールBのバス使用が開始された後も、モジュールBの方が速度が速く、カウンタ値の差(Y−A)−(Y−b)が一定値(DLY−BA)以下になった場合には、再びMSK−Bは’H’レベルとなり、自動的に画像信号処理モジュールBのバス使用を禁止して待たせる。これによって、リクエストに対して応答しないことになる。
【0054】
次に、画像信号処理モジュールCと画像信号処理モジュールBの間でも同様に、加算器372(ここでは差を求めている)により計算される、後段と前段の垂直カウンタ値の差(Y−C)−(Y−BO)がレジスタの設定値(DLY−BC)よりも小さい期間は加算器272の出力の符号ビット(MSK−C)でリクエスト(DREQ−C)をマスクして追越禁止制御を行う。
【0055】
さらに、前段の信号処理が終了(ENDFLG−A=’H’)すると、MSK−Bを強制的に’L’とし、追越禁止制御を終了し、画像信号処理モジュールBがDLY−BA以下の間隔までアクセスできるようにすることで後段の信号処理が最後のデータとなるまで信号処理可能とする。
【0056】
さらに、画像信号処理モジュールヘの入力動作が完了し、ENDFLG−BI=’H’となると追越禁止制御を再度有効にし、次の画像の信号処理に備える。画像信号処理モジュールBと画像信号処理モジュールCの間も同様の制御を行う。これによって、後段の信号処理の方が速い場合でも並列処理して全体の画像処理時間の短縮化を図ることができる。
【0057】
以上により、本実施形態2によれば、後段の信号処理速度の方が前段の信号処理速度よりも速い場合にも、上記のようにして後段の信号処理を開始した後、前段の信号処理の座標を表すカウンタ値と後段の信号処理の座標を表すカウンタ値との差がDMAコントローラ3に予め設定された値に達したときには、後段の画像信号処理モジュールからのリクエストを無視することで、追越が発生しないように制御することができる。前段の信号処理が完了したのち、各カウンタ値の差が一定以下にならないようにする制御が続くと、後段の信号処理が最後まで処理できないため、前段の信号処理の完了をDMAコントローラ3で生成されるアドレスが予め設定された値に達することで検出し、追越禁止制御を無効にして最後のデータまで信号処理をすることができる。同様にして後段の信号処理の完了を検出すると再び追越禁止制御を有効にして次に備える。
【0058】
上記のように、エンドアドレスと設定値とを比較する機能を備えることによって、前段の信号処理の完了を検出し、追越禁止制御を無効とすることで、後段の処理のアドレス生成にかかわるカウンタ値が追越禁止制御で設定される差分以下の領域までアクセス可能となる。したがって、後段の信号処理が最後のデータまで処理できるようになる。
【0059】
以上の実施形態1,2において、例えば、画像信号処理モジュールAは、CCDから出力されたディジタルデータが入力され、信号処理結果を外部のメモリ102に書き込む動作を実行し、画像信号処理モジュールBは、画像信号処理モジュールAの信号処理結果から輝度成分と色成分を分離する動作を実行し、画像信号処理モジュールCは、画像信号処理モジュールBの信号処理結果をJPEG圧縮動作を実行するものとすれば、画像信号処理モジュールAへのデータ入力のレート(例えば15MHz)は通常の画像信号処理モジュールAがメモリ102に書きこむレートに対して数分の1と遅いため、画像信号処理モジュールAは一定間隔でバス101を使用し、バス101は比較的空いていることになる。バス101の使用可能な周波数は例えば50MHzである。画像信号処理モジュールBでも信号処理中はバス101を使用しないため、バス101の使用は断続的である。また、画像信号処理モジュールAに対して画像信号処理モジュールB,Cの処理速度は速い。よって、全ての画像信号処理モジュールA〜Cを同時に起動させ、追越禁止制御を行うことにより、画像信号処理モジュールAがバス101を使用していない期間に画像信号処理モジュールBがバス101を使用し、画像信号処理モジュールA,Bがバス101を使用していない期間に画像信号処理モジュールCがバス101を使用することによって、全体の画像信号処理モジュールA〜Cによる画像信号処理の高速化が実現する。
【0060】
また、本画像処理システムにおいて、共有バスを通して外部の大規模なメモリを使用することができるため、後段の処理が滞った場合にも、前段の処理は継続が可能である。
【0061】
さらに、後段の処理の入力に関して追越禁止制御することで、後段の処理が出力する座標およびアドレスも、前段の処理が出力する座標およびアドレスに対して、一定以下の間隔にはならない。そのため、後段の信号処理による出力する先頭アドレスを前段の処理のそれよりも上記間隔以上離れた、小さいアドレスにしておくことで、それぞれの画像信号処理が使用するメモリ領域をできる限りオーバーラップさせ、各信号処理を順次的に実行するので、各処理毎に全画面分のメモリを要する場合と比べてメモリの使用量を削減できる。これは例えば、画像信号処理Cでもメモリ102に対して出力し、画像信号処理B,Cの入力と出力のデータ量が等しいとすると、図2のようなメモリ102に対するアドレスの割り当てになる。
【0062】
なお、本実施形態1,2では、カウンタ値で比較したが、カウンタ値の代わりにメモリアドレス値を比較してもよい。
【0063】
また、上記実施形態1,2では、特に説明しなかったが、画像信号処理モジュールによっては(フィルタ処理などのため、例えば19ライン毎にまとめて処理する。)矩形小領域単位でDMA転送をする場合もあり、その場合には矩形小領域の最初のラインを比較対象とする。また、前段、後段共に矩形小領域で転送する場合には、垂直方向のブロック数などのカウンタ値を比較対象としてもよい。
【0064】
さらに、上記実施形態1,2では、3つの画像信号処理モジュールを一例として説明したが、2つの画像信号処理モジュールや、4つ以上の画像信号処理モジュールを用いてもよい。
【0065】
さらに、上記実施形態1,2では、特に説明しなかかったが、一連の画像処理において、CCDから入力されるデータ系列を色成分別に分けて処理したり、色成分別に分けて処理された結果を圧縮符号化して一つのビットストリーム(圧縮データのこと)にするなど、処理系列が分岐したり統合されたりしてもよい。これらの場合、画像処理が1本の系列ではなく、CCDなどからの入力データに対して、輝度成分と色成分で別の処理をするように、ある画像信号処理モジュールの出力が複数であるか、あるいは逆に入力が複数あって、出力が1本の系列であるような場合でも、同様にカウンタの差が設定値を上回らないように制御することで、全体の信号処理を高速化することができる。
【0066】
さらに、上記実施形態1,2では、画像処理システムについて説明したが、画像処理に限らず、データ処理システムであってもよい。即ち、メモリ上にあるデータに対して種類の異なる一連の処理を次々と連続して行って行く場合にも本発明を適用できる。画像データの場合は通常扱うデータに比べて、データ量が多い(メモリアドレス上、連続して広い範囲に亘っている。)ために、特に本発明の処理時間短縮効果が顕著である。また、この場合に、信号処理がメモリ上のデータに対して共通のバスを通じて、CPU(中央演算処理装置)ではなく、DMAコントローラ2にて行われるのを前提としている。
【0067】
さらに、上記実施形態1,2では、特に説明しなかかったが、上記実施形態1における図4の追い越し禁止制御部27のカウンタ値の入力端に、上記実施形態2における図7の加算器371,372を設けて、図7と同様のカウンタ値の差信号(加算器出力)をそれぞれ、加算器271,272にそれぞれ入力するようにしてもよい。これによって、後段の信号処理速度の方が前段の信号処理速度よりも速い場合にも、後段と前段の信号処理において追越が発生しないように制御することができる。このため、後段と前段の信号処理を良好に行うことができるものである。
【0068】
さらに、上記実施形態1,2では、特に説明しなかかったが、従来のパイプライン構成においては、並列処理ではあるが、LSIとして設計する場合に、設計の自由度がないという欠点を良好に解決できるものである。
【0069】
【発明の効果】
以上により、請求項1、7によれば、バスが各信号処理に対し十分に高速である場合、前段の信号処理によるデータの入出力を間欠的に行うことができて、その間に、DMAコントローラによって別の信号処理モジュールからのデータ入出力を行うことができる。このため、各信号処理速度が異なる場合であっても、前段の信号処理と後段の信号処理とを並列に処理できて、全体の画像処理時間を短縮することができる。
【0070】
また、後段の信号処理速度の方が前段の信号処理速度よりも速い場合にも、後段と前段の信号処理において追越が発生しないように制御することができる。このため、後段と前段の信号処理を良好に行うことができる。
【0071】
また、請求項3によれば、前段の信号処理が完了したのち、各カウンタ値の差が一定以下にならないようにする制御が続くと、後段の信号処理が最後まで信号処理できないため、このような場合には追越禁止制御を無効にする。これによって、最後のデータまで確実に信号処理をすることができる。
【0072】
さらに、請求項4,5によれば、画像処理が1本の系列ではなく、例えばCCDなどからの入力データに対して、輝度成分と色成分で別の信号処理に分かれる場合のように、ある画像信号処理モジュールの出力側が複数であるか、または逆に、入力側が複数あって、出力側が1本の系列であるような場合でも同様に、データ信号処理の高速化を図ることができる。このように、信号処理が一連の順次的処理のみでなく、途中で選択的な処理を含む場合でも高速化を図ることができる。
【0073】
さらに、請求項6によれば、本発明のデータ処理システムを画像処理システムに容易かつ良好に適応することができ、しかも、画像データの場合には、通常扱うデータに比べてデータ量が多いため、特に本発明の処理時間短縮効果を顕著なものとすることができる。
【図面の簡単な説明】
【図1】本発明の実施形態1における画像処理システムの構成例を示すブロック図である。
【図2】図1の画像処理システムにおける各画像信号処理のメモリ使用領域を重複させたアドレスの割り当て状態を示す図である。
【図3】追越禁止制御機能を備えた図1のDMAコントローラの構成を示すブロック図である。
【図4】図3の優先順位判定部および追越禁止制御部の構成を示すブロック図である。
【図5】本発明の実施形態2における画像処理システムの構成例を示すブロック図である。
【図6】図5のDMAコントローラの構成を示すブロック図である。
【図7】図6のエンドアドレス検出部および追越禁止制御部の構成を示すブロック図である。
【図8】従来の画像信号処理システムの構成を示すブロック図である。
【図9】従来のパイプライン処理によって信号処理を高速化した画像処理システムの構成を示すブロック図である。
【符号の説明】
1,10 画像処理システム
2,3 DMAコントローラ
21,31 レジスタバンク
22 優先順位判定部
221〜227,281,282,373〜376 アンドゲート
23 バスインターフェイス部/DMAアクノリッジ生成部
24 座標カウンタ
25 セレクタ
26 アドレス演算部
27,37 追越禁止制御部
271,272,371,372 加算器
273,274 最上位ビット検出部
39 エンドアドレス検出部
391 比較器
101 バス
102 メモリ
103 メモリコントローラ
A〜C 画像信号処理モジュール
DREQ−A,DREQ−BI,DREQ−BO,DREQ−C DMAリクエスト
DACK−A,DACK−BI,DACK−BO,DACK−C DMAアクノリッジ
DMAEN−A,DMAEN−BI,DMAEN−BO,DMAEN−C チャンネル使用許可信号
BASE−A,BASE−BI,BASE−BO,BASE−C ベースアドレス信号
SELCH−A,SELCH−BI,SELCH−BO,SELCH−C セレクトチャンネル信号
X−A,X−BI,X−BO,X−C 水平座標カウンタ値
Y−A,Y−BI,Y−BO,Y−C 垂直座標カウンタ値
DLY−BA,DLY−CB 駆動遅延信号(遅延ライン数)
MSK−B,MSK−C 最上位符号ビット
Claims (7)
- 複数のデータ信号処理部が単一のバスを共有し、DMA(ダイレクトメモリアクセス:direct memory access)コントローラによって前記バスを使用するデータ信号処理部の切り換えおよびアドレスの自動生成を行うと共に、前記単一のバスを介して各信号処理部と外部メモリとが入出力を行うことにより一連のデータ信号処理を実施するデータ処理システムにおいて、
該DMAコントローラは、アドレスを管理する座標カウンタの値によって、前段のデータ信号処理が完了する前に次段のデータ信号処理部を起動させて、時間的に並列にデータ信号処理を行わせるデータ信号並列処理手段を有し、
該データ信号並列処理手段は、予め設定された遅延ライン数を示す起動遅延信号を出力するレジスタバンクと、後段のデータ信号処理が前段のデータ信号処理よりも速い場合にも、該座標カウンタのカウンタ値と該起動遅延信号とを比較して該カウンタ値と該遅延ライン数との差分が一定値以下にならないように該DMAコントローラが該後段のデータ信号処理にバス権を許可することによって、前段のデータ信号処理を追い越さないように後段のデータ信号処理を制御する追い越し禁止制御手段とを有するデータ処理システム。 - 前記DMAコントローラは、矩形小領域単位でDMA転送を行う請求項1記載のデータ処理システム。
- 前記追い越し禁止制御手段は、前段のデータ信号処理の完了後に、前記追い越し禁止制御の終了処理を行う請求項2記載のデータ処理システム。
- 請求項1〜3の何れかに記載のデータ処理システムにおいて、前記一連のデータ信号処理中で、単一の処理系列が途中で複数の処理系列に分岐されるデータ処理システム。
- 請求項1〜3の何れかに記載のデータ処理システムにおいて、前記一連のデータ信号処理中で、複数の処理系列が単一の処理系列に統合されるデータ処理システム。
- 請求項1記載のデータ処理システムにおいて、前記一連のデータ信号処理における処理データが画像データであるデータ処理システム。
- 複数のデータ信号処理部を有するデータ処理システムにおいて、共通のバスを通して外部メモリ内のデータのデータ信号処理を行うデータ処理方法であって、後段のデータ信号処理が前段のデータ信号処理よりも速い場合にも、予め設定された遅延ライン数を示す起動遅延信号と、DMAコントローラが管理する座標カウンタのカウンタ値とを比較して該カウンタ値と該遅延ライン数との差分が一定値以下にならないように該DMAコントローラが該後段のデータ信号処理にバス権を許可することによって、前段のデータ信号処理に対して後段のデータ信号処理が追い越さないように追い越し禁止制御処理を行いつつ、アドレスを管理する該座標カウンタのカウンタ値によって、前段のデータ信号処理が完了する前に次段のデータ信号処理部を起動させて、時間的に並列に複数のデータ信号処理部を並列動作させるデータ処理方法。
以上
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000131752A JP3761061B2 (ja) | 2000-04-28 | 2000-04-28 | データ処理システムおよびデータ処理方法 |
US09/842,900 US6629161B2 (en) | 2000-04-28 | 2001-04-27 | Data processing system and data processing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000131752A JP3761061B2 (ja) | 2000-04-28 | 2000-04-28 | データ処理システムおよびデータ処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001312457A JP2001312457A (ja) | 2001-11-09 |
JP3761061B2 true JP3761061B2 (ja) | 2006-03-29 |
Family
ID=18640588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000131752A Expired - Fee Related JP3761061B2 (ja) | 2000-04-28 | 2000-04-28 | データ処理システムおよびデータ処理方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6629161B2 (ja) |
JP (1) | JP3761061B2 (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3781634B2 (ja) * | 2001-04-26 | 2006-05-31 | シャープ株式会社 | 画像処理装置および画像処理方法並びに携帯用映像機器 |
US6996644B2 (en) * | 2001-06-06 | 2006-02-07 | Conexant Systems, Inc. | Apparatus and methods for initializing integrated circuit addresses |
US7266254B2 (en) | 2002-02-13 | 2007-09-04 | Canon Kabushiki Kaisha | Data processing apparatus, image processing apparatus, and method therefor |
US7397768B1 (en) | 2002-09-11 | 2008-07-08 | Qlogic, Corporation | Zone management in a multi-module fibre channel switch |
US8259121B2 (en) * | 2002-10-22 | 2012-09-04 | Broadcom Corporation | System and method for processing data using a network |
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JP2004312072A (ja) * | 2003-04-02 | 2004-11-04 | Matsushita Electric Ind Co Ltd | 画像処理装置及びカメラ、並びに画像処理方法 |
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US7646767B2 (en) | 2003-07-21 | 2010-01-12 | Qlogic, Corporation | Method and system for programmable data dependant network routing |
US7558281B2 (en) * | 2003-07-21 | 2009-07-07 | Qlogic, Corporation | Method and system for configuring fibre channel ports |
US7792115B2 (en) | 2003-07-21 | 2010-09-07 | Qlogic, Corporation | Method and system for routing and filtering network data packets in fibre channel systems |
US7447224B2 (en) * | 2003-07-21 | 2008-11-04 | Qlogic, Corporation | Method and system for routing fibre channel frames |
US7477655B2 (en) | 2003-07-21 | 2009-01-13 | Qlogic, Corporation | Method and system for power control of fibre channel switches |
US7684401B2 (en) | 2003-07-21 | 2010-03-23 | Qlogic, Corporation | Method and system for using extended fabric features with fibre channel switch elements |
US7420982B2 (en) | 2003-07-21 | 2008-09-02 | Qlogic, Corporation | Method and system for keeping a fibre channel arbitrated loop open during frame gaps |
US7894348B2 (en) | 2003-07-21 | 2011-02-22 | Qlogic, Corporation | Method and system for congestion control in a fibre channel switch |
US7406092B2 (en) | 2003-07-21 | 2008-07-29 | Qlogic, Corporation | Programmable pseudo virtual lanes for fibre channel systems |
US7430175B2 (en) | 2003-07-21 | 2008-09-30 | Qlogic, Corporation | Method and system for managing traffic in fibre channel systems |
US7651530B2 (en) * | 2004-03-22 | 2010-01-26 | Honeywell International Inc. | Supervision of high value assets |
US7340167B2 (en) * | 2004-04-23 | 2008-03-04 | Qlogic, Corporation | Fibre channel transparent switch for mixed switch fabrics |
US7930377B2 (en) | 2004-04-23 | 2011-04-19 | Qlogic, Corporation | Method and system for using boot servers in networks |
US7787026B1 (en) | 2004-04-28 | 2010-08-31 | Media Tek Singapore Pte Ltd. | Continuous burst mode digital camera |
US8295299B2 (en) | 2004-10-01 | 2012-10-23 | Qlogic, Corporation | High speed fibre channel switch element |
EP1647894A3 (en) * | 2004-10-12 | 2007-11-21 | NEC Electronics Corporation | Information processing apparatus with parallel DMA processes |
JP4908017B2 (ja) * | 2006-02-28 | 2012-04-04 | 富士通株式会社 | Dmaデータ転送装置及びdmaデータ転送方法 |
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JP4903092B2 (ja) * | 2007-07-05 | 2012-03-21 | 株式会社リコー | 画像処理装置、画像処理制御方法、及び画像処理制御プログラム |
US7984204B2 (en) * | 2008-05-13 | 2011-07-19 | International Business Machines Corporation | Programmable direct memory access controller having pipelined and sequentially connected stages |
JP5065307B2 (ja) * | 2009-01-07 | 2012-10-31 | キヤノン株式会社 | 画像処理装置及びその制御方法 |
JP5815390B2 (ja) | 2011-12-08 | 2015-11-17 | ルネサスエレクトロニクス株式会社 | 半導体装置及び画像処理方法 |
CN103678196B (zh) * | 2013-12-18 | 2016-10-05 | 中国电子科技集团公司第四十一研究所 | 一种红外图像采集与处理***性能评估装置及评估方法 |
KR20200141338A (ko) * | 2019-06-10 | 2020-12-18 | 삼성전자주식회사 | 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0548911A (ja) | 1991-08-19 | 1993-02-26 | Ricoh Co Ltd | 画像読取装置及びデジタル複写装置 |
US6415345B1 (en) * | 1998-08-03 | 2002-07-02 | Ati Technologies | Bus mastering interface control system for transferring multistream data over a host bus |
US6571301B1 (en) * | 1998-08-26 | 2003-05-27 | Fujitsu Limited | Multi processor system and FIFO circuit |
-
2000
- 2000-04-28 JP JP2000131752A patent/JP3761061B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-27 US US09/842,900 patent/US6629161B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6629161B2 (en) | 2003-09-30 |
US20020013867A1 (en) | 2002-01-31 |
JP2001312457A (ja) | 2001-11-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040914 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051125 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060105 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060105 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100120 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110120 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120120 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |