JPH03171819A - 不揮発性メモリによって計数するための方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、計数に用いられる不揮発性メモリ及び斯かる
メモリを用いる計数の方法に関する。

（従来の技術） 自動車用電子走行距離計は一般的に車両の作動の寿命の
ための入力パルスを記憶することを要求される。走行距
離計に電力損が生じた際においても、車両使用の永久的
な記録を確実に行うために、不揮発性メモリが用いられ
る。加うるに，高分解能が必要となる。例えば、０．１
マイル又はキロメートル毎の走行を表すデータを記憶す
ることが望まれる。斯くして、非常に大きな数の入カパ
ルスを損失の危険性を持つことなく計数且つ保持しなげ
ればならない。標準的な２進計数器は大きな数を効率的
に記憶することができるが、不揮発性メモリを利用する
斯かる計数器は反復された消去及び書き込み作動により
疲労を被る。

消去及び書き込み作動の高発生を避けるための伝統的な
技術は、通常の作動のために揮発性メモリを用い且つ電
力損が切迫している時にのみ計数器の内容を不揮発性メ
モリに書き込むことである。

斯かる技術は、斯かる電力損を検出する回路、通常の計
数を停止する回路、及び記憶活動を実行する回路を必要
とする。あるいは、低位レジスタには揮発性計数器のみ
が用いられるが、この揮発性計数器のバツテリバックア
ップは高価であり、長時間の非使用期間にわたって車両
バッテリを消費してしまう。

走行距離計に不揮発性メモリを用いる別の方法は、低位
データの頻繁な更新によって生じる摩耗を配分するため
に低位レジスタに多数の冗長メモリを設けることである
。これらの冗長な場所は互いに交換され、より長い有効
寿命を与える。例えば、２４ビットのデータ（３個の８
バイトフード）が従来の２進フォーマットに記憶される
場合、第２ワードが１０．０００回の書き込み又は消去
に限定されるならば、０．１６キロメートル（０．１マ
イル）の分解能で２０５．９９６キロメートル（１２８
．０００マイル）を記録できる。１　０，０　０　０回
の書き込み又は消去は、許容出来る寿命スパンを生じる
メモリに対して為され得ると仮定する。

これら２つの高位８ビットワードは如何なる冗長性をも
必要としない。１０．０００回より多く書き込まれるこ
とはないからである。しかしながら、より低位のワード
は１２８万回の消去／書き込みシーケンスを受ける。ど
の場所も１０．０００回より多く書き込み又は消去され
ないことを保証するために、８ビットメモリ又は１　０
２４ビットの１２８個の冗長バンクが負荷を共有するた
めに必要である。記憶場所に加えて、個別バンクにおけ
る読み出し、書き込み及び消去作動を実施するための論
理だけでなく、どのバンクが現在用いられているかを選
択する論理も設けられなげればならない。

ビット毎に順次に直線的に配置されている不揮発性メ壬
りを用いることが米国特許第４，６　８　２．２８７号
に記載されているように更に提案されている。第１メモ
リは２５６個のセルを有し、第２メモリは３２個のセル
を有する。各人カバルスはｌｋｍを表し、第１メモリが
２　５　６　ｋｍを累積できるように「１」をこれらの
セルの１つに書き込ませ、一方、各セルは１回のみ書き
込まれ、これにより消去／書き込み作動の頻度を減ずる
。第１メモリが充満すると、このメモリは消去され、第
２メモリは、第２メモリにおげる各桁が２　５　６　ｋ
ｍを表すようにｒｌＪをそのセルの１つに置くことによ
って増分される。８　４　４　８　ｋｔｎのみが推奨さ
れたメモリサイズで記憶され得るように全メモリ容量は
（２５６Ｘ３２）＋２５６となっており、１　＆ｍの分
解能が与えられるだけである。加つるに、このメモリの
制御はマイクロコンピュータ又は他の複雑な論理回路を
必要とする。

（発明が解決しようとする課題） 従って、本発明の目的は、大容量及び優れた分解能を与
えると同時に比較的少数の不揮発性メモリ（ＮＶＭ）セ
ル及び各セルに対する限定された消去／書き込み要求条
件を利用するメモリを提供することにある。例えば、こ
のメモリは米国特許第４．６　８　２．２　８　７号の
メモリよりも小さく、その容量及び分解能は非常に浸れ
ている。

（課題を解決するための手段） この目的を達成するために、本発明に係る不揮発性メモ
リにおける事象を計数する方法及び不揮発性計数器は、
特許請求の範囲１項及び２項並びに５項及び７項の特徴
部分に規定されている特徴によって先行技術に対してそ
れぞれ特徴付けられる。

本発明の別の目的は、制御目的のための単純な安価な支
持回路を有する斯かるメモリを提供することにある。マ
イクロコンピュータは必要ない。

本発明の更に別の目的は、特定のセルに対して少ない回
数の読み出し／書き込み作動を必要とし、しかも少数の
メモリセルに対して大きな計数容量を与えて、これによ
り特にＮＶＭ応用に対して有用となる事象を計数するた
めの方法を提供することにある。

本発明は、不揮発性メモリにおける事象を計数する方法
において、予め設定された数のメモリ場所が第１状態に
設定された時に、第ｌの複数のメモリ場所を等しい複数
の入力事象に応答して順次に上記第１状態に設定する段
階、上記の予め設定された数のメモリ場所が上記の予め
設定された数の入力事象の２倍を効果的に計数するよう
に、上記の同じ第１状態の状態を更なる入力事象に応答
して順次に第２状態に変化せしめる段階、及び上記の予
め設定された数のメモリ場所が全て第１上記に次に第２
状態に設定された回数を別の複数のメモリ場所において
２進式に計数して、これにより各２進計数が２Ｎ個の入
力事象を表すようにする段階を含むことを特徴とする方
法によって実行される。

本発明は更に、反復される消去に対して限定された許容
度を有するメモリセルを含む不揮発性計数器において、
事象パルスを供給するための入力手段、各々が第１ある
いはＭ２状態のどちらかを保持吋能な不揮発性メモリセ
ルの直線配列、上記入力手段に結合されており且つ事象
信号に応答して各事象パルス毎に各セルの状態を第１状
態に変化せしめるようにし且つこれら全てのセルが上記
第１状態を達成した時に各セルの状態を変えるよウニ有
効な手段、セルの全てが上記第２状態を達成した時に出
力信号を発生するための手段、及び上記出力信号を計数
し、これにより上記不揮発性メモリセルが状態を変化す
るために最小の条件を有するようにするための不揮発性
２進レジスタ手段を含むことな特徴とする不揮発性計数
器によって実行される。

（実施例） 以下の説明は特に車両走行距離計に好適な計数器及び計
数方法に意図されているが；斯かる技術の他の応用が明
白とたろう。

改艮されたＮＶＭ計数器は、第１図に図示されているよ
うに、セルに低位データが順次に書き込まれるメモリセ
ルの直線配列１０及び高位データを記憶するための従来
の２進レジスタｌ２を用いる。リセットされた直線配列
１０（第２Ａ図に図示のように、全てのセルはＯ状態に
ある）から始めて、直線配列ＩＯは、第１，第２及び第
３入力パルスを受け取った時に、第１、第２及び第３セ
ルを順に１状態に変化せしめることにより増分される（
第２Ｂ図）。この過程は、直線配列１０の全てのセルが
１状態に置かれるまで継続する。最上位桁は変化する最
後のセルである（第２Ｃ図）。

後続のパルスはこの過程を繰り返すが、セルは順次に１
から０に変化する（第２Ｄ図）。一般的な法則は、変化
しているセルは常に最上位桁の状態と反対の状態に変化
することである。最終的に、パルスの数が直ｉ＠！配列
ｌＯにおげるセルの数の２倍に等しい時、全てのセルは
０にセットされてしまっている。これにより２進レジス
タ１２は１だけ増分し、この過程は後続の入カパルスに
対して反復する。

この構戚を走行距離計に応用すると、直線配列ＩＯに１
２８個のセルを且つ２進レジスタｌ２に２涸の８ビット
ワードな用いるのが適当である。

０．１６キロメートル（０．１マイル）走行する毎に入
カパルスが計数器に印加される場合、この配列は４１．
２キロメートル（２５．６マイル）毎に出力パルスを２
進レジスタ１２に生じる。この期間中、この配夕１」セ
ルは一度書き込まれ、一度消去される。

１０，０００個の出力パルスの後、１０．０００回の書
き込み／消去シーケンスの限度が直線配列において達せ
られ、全記録走行距離は４　１　１，９　９　１キロメ
ートル（　２　５　６，０　０　０マイル）となる。

メモリに記憶されているデータを読み出すために、セル
の内容が順次に続み出され、２進レジスタのフォーマッ
トと同様の並列フォーマットに変換され、直線配列と２
進レジスタの内容の和が表示される。直線配クリの最上
位桁が０であるとき、内容の値は直線配列におげる１の
数となる。最上位桁が１であるとき、Ｏの数に１２８を
足したものが内容の値となる。

計数方法の成功はこの方法を低経費で実行するための果
積回路を実施する能力に依存する。述べられる回路はＩ
Ｃとして容易に実施され、支持回路は比較的単純であり
、妥当な数のトランジスタを要する。第３図に図示のよ
うに、（ＮＶＭ）直線配列１０は、シフトレジスタ段が
対応のＮＶＭセルに結合されるように、ダイナミックシ
フトレジスタ１４に結合されている。シフトレジスタ１
４０目的は、直線配列１０の内容を読み出し，このデー
タを計数器１６又は他の回路に順次にシフトし並列フォ
ーマットに変換することである。計数器ｌ６の内容は２
進レジスタｌ２の内容と結合され、表示装置１８によっ
て表示される。データは各ＮＶＭセルと関連する増分論
理２０によって（ＮＶ　Ｍ）直線配列１０において増分
される。シフトレジスタｌ４の２次用途は、各レジスタ
段におけるインバータが増分論埋と結び付いて用いられ
ることであるが、シフトレジスタｌ４のシフト能力自体
は配列増分過程に含まれない。シフトレジスタｌ４と増
分論理２０は回路中の各トランジスタに制御電圧を供給
する論理制御装置２２によって制御される。論理制御装
置２２は数百個のトランジスタを用いて計数器の反復的
読み出し及び書き込みを管埋する比較的単純な回路であ
る。計数器ｌ６への事象入力２４は論理制御装置２２に
接続されており、これにより計数器増分を開始する。

回路が走行距離計として用いられる場合、事象入力は速
度計パルスに応答して０．１６キロメートル（０．１マ
イル）の走行毎に論理制御装置２２Ｋ人カパルスを発生
するブリスケーラであり得る。

この回路は、当該技術分野で周知の不揮発性メモリ（Ｎ
ＶＭ）｝ランジスタを要する。ＮＶＭ　｝ランジスタは
、例えば、クナー他の１９８３年度第２１回年次信頼性
物埋シンポジウム会報の２４８−２５６ページの「ＥＥ
ＦＲＯＭ　構造におけるｓｉｏ２　の欠点の特性化及び
スクリーニング」に述べられている型式のようなＥＥＦ
ＲＯＭ　　セルであり得る。斯かるＮＶＭ　トランジス
タは、消去及び書き込み作動に対して高電圧（２０Ｖ）
を要し且つ論埋ｆ及び０を出力するのに５Ｖ及びアース
をそれぞれ要する。ＮＶＭ　｝ランジスタは、ドレイン
上に高電圧を且つゲート上にアースを置くことによって
リセット条件（消去される）にプログラムされろ，，Ｎ
ＶＭ　｝ランジスタは、ドレインを接地しながらゲート
上に高電圧を印加することによってセット条件κプログ
ラムされる。両者の場合において、ソースはアース電圧
に維持される。ＮＶＭトランジスタからデータを読み出
すために、電流源がドレインに印加され、論埋１がゲー
トに印加される。ＮＶＭ　｝ラ／ジスタは、消去される
場合にはソース端子へドレイン電流を導通し、セット状
態にプログラムされている場合には導通しない。

回路は又、九一チャ／ネル型及びｐ−チャンネル型の両
者のＭＯＳＦＥＴを必要とする。ｎ−チャンネルＦＥＴ
は導通のためにゲートが論埋ｌにあることを必要とし、
一方、ｐ−チャンネルＦＥＴは導通のためにゲートが論
埋０におかれることを必要とする。第．４図に図示のよ
うにインバータを形成するために、ｐ−チャンネルＦＥ
Ｔ　　３ｏ及び九一チャンネルＦＥＴ３４は＋５Ｖとア
ースとの間に直列に接続されている。これらのゲートは
互いに結合されて入力を形成しており、これら２つのＦ
ＥＴ間のノードが出力となる。入力が低レベルにある時
は、ｐ−チャ／ネルＦＥＴ３Ｑが導通して高出力を生じ
、入力が高レベルにあるときは、ｍ一チャンネルＦＥＴ
３．１が導通して出力を接地する。ＦＥＴ３０、３４の
ゲート容量は、ゲートが絶縁されて電流ドレインを防止
するならば、ゲートに印加される信号のためのメモリと
なる。

第５図はダイナミックシフトレジスタｌ４の１つの段３
６及び１つのＮＶＭセル３８に関連スる論埋の概略回路
図である。当Ｍ論埋はＮＶＭセル３８の状態を前段及び
読み出し／書き込み回路４２の状態と比較する増分回路
４０を含んでいる。

第５図に見られる種々の回路端子は各斯かる段に存在し
ており、各段の対応する端子はｔｉ＠ｉ埋制御装置２２
による制御のために互いにバス結合されている。

（シフトレジスタ）段３６はＦＥＴ４４を含んでおり、
そのドレインは段入力７Ｈ−１を形成しており且つゲー
｝端７ｒ４６を有し且つソースはイ／バータ４８の入力
に結合されている。インバータ出力はＦＥＴ５０のドレ
インに接続されており、ＦＥＴ５ｏのソースはインバー
タ５２０入力に接続されている。イ／バータ５２の出力
は段３６の出力ＡＨを形成している。ＦＥ７５０はゲー
ト端子５４を有する。ゲート端子信号を適切に制御する
ことにより、データを段３６を通して入力から出力にシ
フトすることができる。ゲート端子４６を高レベルに且
つゲート端子５４を低レベルに保持することにより．入
力はインパータ４８に送られる。これにより、ゲート端
子４６は低レベルになり、この電圧はインバータ４８０
入力に維持され、反転された電圧は段入力におけるどん
な更なる変化にも無関係にインバータ出力に保持される
。これにより、ゲート端子５４は高レベルになり、この
電圧をインバータ５２に送り、インバータ５２は元の入
力と同じ信号をその出力に生成する。段３６を端部から
端部に接続することにより、データを１つの段から次の
段にバケツリレー式に送ることができ、これによりシフ
トレジスタが形成される。

ＮＶＭセル３８はアースと段３６におけるインバータ５
２の入力との間に接続されている。そのゲートは読み出
し／書き込み回路４２におげるＦＥＴ５６及び５８を通
して電圧を制御するように接続されており、そのドレイ
ンは読み出し／書き込み回路４２におげるＦＥＴ６０を
通して電圧を制御するように接続されている。上記に示
すように、ＦＥＴ５６の端子５７及び５９だげでな（Ｆ
ＥＴ５８及び６０の端子６２及び６４は論埋制御装置２
２によって制御される。ＦＥ７５８及び６０のゲートは
、これも又、論理制御装置２２によって制御される制御
端子６８及び７０を有するＦＥ７６６Ｋ並びに、増分回
路４０におげるゲート７４を有するＦＥＴ７２に接続さ
れている。

ＮＶＭセル３８からデータを読み出すために幾つかの段
階が必要となる。ゲート端子５４及び７４はインバータ
４８及び増分回路４０からＮＶＭセル３８を分離するた
めに低レベルになり、端子６２及び６４はＮＶＭセル３
８に対して読み出し電圧を確立するためにそれぞれ低レ
ベル及び高レベルになり、制御端子６８及び７０はこの
読み出し電圧なＦＥＴ５Ｒ及び６０を通してＮＶＭセル
３８に印加するためにそれぞれ高レベル及び低レベルに
ｋる。斯かる作動の期間中、ＦＥＴ６０はＮＶＭセル３
８に対して負荷として作用し、ＦＥ７６０のドレイ／Ｋ
おける高電圧はインバータ５２０入力に記憶される。次
に、ＦＥＴ６６０制御端子７０は高レベルになり、これ
によりＦＥＴ５Ｂ及び６０をオフに保持し、ＮＶＭセル
３８のドレインを分離する。次に、ＦＥＴ５６の端子５
７及び５９は高レベルになり、これによりＮＶＭセル３
８をオンにする。ＮＶＭセル３８がゼロ状態に置かれて
いる場合、セル３８は導通してインバータ５２０入力を
低レベルにする。ＮＶＭセル３８が１状態に置かれてい
る場合、インバータ入力は高レベルを保持する。斯くし
て、データはＮＶＭセル３８から段３６にロードされ、
段出力に反転された形で現れる。これにより、データを
全てのセルからシフトレジスタｌ４に同時にロードし、
これらのデータを反転された形で直列に計数器ｌ６にシ
フトし、ここでデータを２進レジスタｌ２の内容と両Ｖ
するよらに２進式で針赦せｒ−めることにより、データ
がＮＶＭセルの直線配列から読み出される。

増分回路４０は、ＮＶＭセル３８の状態を配列における
前のＮＶＭセルと比較し、それが前のＮＶＭセルと異な
る場合にセル状態を変化できるように読み出し／！き込
み回路４２をイネーブルする排他的ＯＲ論理回路である
。ゲート端子７４（論理制御装置２２に接続されている
）を有するＦＥＴ７２は増分回路４０のための出力スイ
ッチを形或している。ＦＥＴ７６及び７８はＦＥＴ７２
とアースとの間に直列に接続されている。

ＦＥＴ７６及び７８のゲート８０及び８２は、ＮＶＭセ
ル３８の状態及び前のセルの反転された状態を表すライ
ン／ｆＮ−１及びＢＮにそれぞれ接続されている。両者
が高レジスタであって、これらのセルが異なった状態に
あることを示す場合、ＦＥＴ７２はアースに接続される
。同様にして、ＦＥＴｆ３４及び８６はＦＥＴ７２とア
ースとの間に直列にされており，．それらのゲート８８
及び９０は、前のセルの状態及びＮＶＭセル３８の反転
された状態を表すラインＡＮ及びＢＮ−１にそれぞれ接
続されている。両者が高レベルであって、これらのセル
が異なった状態にあることを示す場合、ＦＥＴ７２はア
ースに接続される。

動作を説明する。増分は制御信号のシーケンスを決定す
る論理制御装置２２への入力信号に応答して開始される
。先ず、ＦＥ７７２のゲート端子７４が低レベルになり
、増分回路４０及び読み出し／書き込み回路４２を分離
し、次に、ラインＡＭ，ＢＮ等が適当な状態に置かれる
ようにデータが上記のようにＮＶＭセルからロードされ
る。更に、論理制御装置２２は配列における最後のＮＶ
Ｍセルの状態を検知し、ＦＥＴ５８及び６０の端子６２
及び６４に適当ｋ電圧を印加することにより、変化する
次のセルと反対の状態をプログラムするように準儒する
。たお、ＦＥＴ５ｆ３及び６０はＦＥＴ６６の制御端子
７０を経由してそれらのゲートに記憶されている高電圧
によってオフにバイアスされている。これにより％ＦＥ
Ｔ６６はオフになり、ゲートを分離する。配列における
全てのセルはこのように同時に準備される。次に，ＦＥ
Ｔ７２のゲート端子７４は高レベルになり、これにより
ＦＥＴ７２は導通する。配列における１つのＮＶＭセル
のみがその低位の隣接するセルと異なった状態を有し，
その増分回路４０はＦＥＴ　７　２を通してＦＥＴ５８
及び６０のゲートを接地し、これによりプログラミング
電圧がこの１つのＮＶＭセル３８に印加されるようにす
る。

ＮＶＭ直線配列全体をセット又はリセットし得る。各Ｎ
ＶＭセル３８は、制御端子６８及び７０が高レベルにな
っている間にＦＥＴ４４、５０、５６及び７２をオフに
することにより分離される。

バンク消去をするために、端子６４は高レベル（２０Ｖ
）になり、端子６２及び７０はセルが消去するのに充分
ｋ時間にわたって低レベルとなる。

バンクセットをするために、同様の作動が適用されるが
、端子６４は低レベルを、端子６２は高レベルを取る。

【図面の簡単な説明】

第１図は、データを低位データのための直線配列におい
て且つ高位データのための２進レジスタにおいて直列に
計数する本発明に係る方法を示すメモリ状態図、第２Ａ
図、第２Ｂ図、第２Ｃ図及び第２Ｄ図は第１図の直線配
列のための計数シーケンスにおける異なった段を示すメ
モリ状態図、第３図は、本発明に係る計数器のブロック
図、第４図は、第３図のシフトレジスタにおいて用いら
れるイ／バータの回路図、第５図は、第３図の計数器の
ための１つのメモリセル及び関連のシフトレジスタ及び
支持回路の概略図である。 １０・・・不揮発性メモリの直線配列、ｌ２・・・２進
レジスタ、ｌ６・・・計数器、ｌ８・・・表示装置、２
０・・・増分論埋、２２・・・論理制御装置、２４・・
・事象入力、３８・・・不揮発性メモリセル、４０・・
・増分回路、４２・・・読み出し／書き込み回路、５２
・・・インバータ。

Claims (1)

1. 【特許請求の範囲】 １、不揮発性メモリにおける事象を計数する方法におい
   て、 メモリ場所の予め定めた数Ｎが第１状態に設定されてい
   る時、等しい複数の入力事象に応答して順次に第１の複
   数のメモリ場所を上記第１状態に設定する段階、 予め設定された数のメモリ場所が２Ｎ個の入力事象を有
   効に計数するように、同じメモリ場所の状態を更なる入
   力事象に応答して順次に第２状態に変化せしめる段階、
   及び 上記の予め設定された数のメモリ場所が全て上記第１及
   び第２状態に設定された回数を別の複数のメモリ場所に
   おいて２進式に計数する段階を備え、これにより各２進
   計数が２＾Ｎ個の入力事象を表すことを特徴とする方法
   。 ２、不揮発性メモリにおける事象を計数する方法におい
   て、第１メモリ場所を第１事象のための第１状態に設定
   する段階、 予め設定された数の場所が全て同じ状態を達成し、更な
   る事象が生じる時、各状態における逐次の場所の数が事
   象の数に依存するように、別のメモリ場所を第１場所と
   同じ状態に設定することにより計数を事象毎に増分する
   段階、 上記第１場所を第２状態に設定して次に上記増分段階を
   反復する段階、 上記の予め設定された数の場所の各々が２回状態を変化
   した時に出力パルスを発生する段階、及び 各２進計数が上記の予め設定された数の２倍を表すよう
   に、上記出力パルスを２進計数する段階を含むことを特
   徴とする方法。 ３、上記メモリのデータを読み出すための容量を含む請
   求項２記載の方法であつて、 上記メモリ場所の内容を対応の逐次揮発性メモリ場所に
   ロードする段階、 直列出力信号を生成するために上記揮発性場所を通して
   上記計数状態をシフトする段階、 記録された事象を表す信号における上記状態を計数する
   段階、 上記第１場所が第２状態にあつて上記逐次計数の合計を
   得る時、上記の予め設定された数を上記計数に加算する
   段階、及び 上記逐次計数の合計を上記２進計数の値に加算する段階
   を更に含むことを特徴とする方法。 ４、各場所の状態を前の隣接する逐次場所と比較し、上
   記前の場所と異なる場所状態を変化せしめることにより
   、上記増分段階が実行されることを特徴とする請求項２
   記載の方法。 ５、反復される消去に対して限定された許容度を有する
   メモリセルを含む不揮発性計数器において、事象パルス
   を供給するための入力手段、 各々が第１あるいは第２状態のどちらかを保持可能な不
   揮発性メモリセルの直線配列、 上記入力手段に結合されており且つ事象信号に応答して
   、各事象パルス毎に各セルの状態を第１状態に変化せし
   めるようにし且つこれら全てのセルが上記第１状態を達
   成した時に事象パルス毎に各セルの状態を上記第２状態
   に変えるように有効な手段、 セルの全てが上記第２状態を達成した時に出力信号を発
   生するための手段、及び 上記出力信号を計数し、これにより上記不揮発性メモリ
   セルが状態を変化するための最小の条件を有するように
   するための不揮発性２進レジスタ手段 を含むことを特徴とする不揮発性計数器。 ６、各セルの状態を変化せしめるための上記手段が、第
   １セルから開始するセル状態の変化の順序付けられたシ
   ーケンスを決定するものであり、且つ、上記第１セルの
   状態を確立するための手段と、各セルに関連してその状
   態が上記シーケンスにおける先行のセルと異なるか否か
   を決定するための手段と、事象の受領の際に有効であり
   且つ上記決定手段に応答してそれが上記先行セル状態と
   異なる時にセル状態を変化せしめるための手段とを含む
   ことを特徴とする請求項５記載の不揮発性計数器。 ７、反復される消去に対して限定された許容度を有する
   メモリセルを含む不揮発性計数器において、事象入力、 各々が第１及び第２状態に設定可能である第１セルと、
   上記入力に結合されていて、入力事象に応答して各セル
   を上記第１セルの状態に順次に設定するための手段とを
   含む不揮発性セルの直線配列であつて、上記設定するた
   めの手段が、各セルの状態を上記配列における前のセル
   と比較して上記状態が異なるか否かを決定するための回
   路と、入力事象に有効であつてセル状態が前のセルと異
   なる時にセル状態を変化せしめるための手段とを含み、
   これにより、上記第１セルの状態に設定されたセルの数
   が上記セルが全て同じ状態に設定されるまで各入力事象
   毎に１だけ増分される直線配列、 上記セルが全て同じ状態に設定された時に上記第１セル
   の状態を変化せしめるように入力事象に有効な手段、 不揮発性２進レジスタ、及び 上記第２状態を達成する直線配列のセルに応答して上記
   ２進レジスタを増分するための手段を含むことを特徴と
   する不揮発性計数器。 ８、上記計数器が複数の段を有するシフトレジスタ、 各セルの状態を上記シフトレジスタの対応の段にロード
   するための手段を含む上記不揮発性メモリセルに記憶さ
   れている情報を読み出すための手段、及び データを出力手段にシフトするための手段 を含むことを特徴とする請求項７記載の不揮発性計数器
   。 ９、各々が上記不揮発性メモリセルの１つに関連してい
   る複数の段を有するシフトレジスタ、上記セルのデータ
   を上記対応のシフトレジスタ段にロードするための手段
   、及び 上記レジスタからデータをシフトし、入力事象を表す状
   態を計数することにより、データを読み出すための手段 を含むことを特徴とする請求項７記載の不揮発性計数器
   。