JPH03171813A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は多数の出力バスを有する集積回路等に用いられ
、ＦＥＴ（電界効果トランジスタ）によって構成される
出力回路に関する。

「従来の技術」 第５図はｃｐｕ（中央処理装置）のアドレスバスやデー
タパス、あるいは、メモリのデータパスに代表されるよ
うな多数の出力バスを有するＬＳＩ（大規模集積回路）
等に用いられる従来の出力回路の構成例を示すブロック
図であり、この図において、ｌはデータＤ，が入力され
る人力端子、２はイネーブル信号Ｅが入力されるイネー
ブル信号入力端子、３はイネープル信号Ｅを反転するイ
ンバータ、４は第■人力端子にイネーブル信号Ｅが人力
され、第２人力端子にデータＤ■が入力されるナンドゲ
ート、５は第１人力端子にインバータ３の出力が人力さ
れ、第２人力端子にデータＤ．が人力されるノアゲート
である。

また、６はナンドゲート４の出力を反転するインバータ
、７はノアゲート５の出力を反転するインバータ、８は
ＮチャンネルのＭＯＳ構造のＦＥＴ，９はＰチャンネル
のＭＯＳ構造ＣＤＦＥＴ，１０はデータ頁。が出力され
る出力端子である。

このような構成において、イネーブル信号入力端子２に
”Ｉ４″レベルのイネーブル信号Ｅを人力し、データ人
力端子ＩにデータＤ１を人力すると、出力端子１０には
反転されたデータｂ。が出力され、イネーブル信号人力
端子１に”Ｌ”レベルのイネーブル信号Ｅを人力し、デ
ータ入力端子２にデータＤ１を人力ずろと、出力端子１
０はハイインピーダンスとなる。

「発明が解決しようとする課題」 ところで、上述した従来の出力回路において、応答速度
を高速化するためには、ＦＥＴ８お上び９を大型化する
必要がある。

しかし、ＦＥＴ８および９を大型化すると、ＦＥＴ８あ
るいは９がオンする時に、Ｆ’ＥＴ８あろいは９に、第
６図に示すように、大電流か流れる。

そして、この電流によって、出力端子と電源端子あるい
は接地端子との間にある配線抵抗などにより電位差が生
じる。この電位差がノイズ源になって他の回路の誤動作
を引き起こすという欠点があった。

特に、メモリのような高感度のセンスアンプを持つデバ
イスにおいては、ノイズか誤動作を引き起こす可能性が
大きい。

本発明は上述した事情に鑑みてなされたもので、応答速
度を高速化してもオンした時の出力電流のレベルを押さ
えることができ、他の回路の誤動作を引き起こすことの
ない出力回路を提供することを目的としている。

「課題を解決するための手段」 第１発明は、ＮチャンネルのＦＥＴとＰチャンネルのＦ
ＥＴとから構成される出力回路において、前記Ｎチャン
ネルのＦ’ＥＴのゲートに立ち下がり速度が遅い第１の
インバータを接続すると共に、前記ＰチャンネルのＦＥ
Ｔのゲートに立ち上がり速度が遅い第２のインバータを
接続したことを特徴としていろ。

また、第２発明は、サイズの小さな第１のＮチャンネル
のＦ’ＥＴと第１のＰチャンネルのＦＥＴとから構成さ
れる第１の出力部と、サイズの大きな第２のＮヂャンネ
ルのＦＥＴと第２のＰチャンネルのＦＥＴとから構成さ
れる第２の出力部とを並列接続し、前記第１および第２
のＮチャンネルのＦＥＴそれぞれのゲートの間と、前記
第目および第２のＰチャンネルのＦＥＴそれぞれのゲー
トの間に、複数のインパータをそれぞれ介挿したことを
特徴としている。

「作用」 第１発明によれば、第１および第２のインバータの人力
か同時に変化しても、一方のインバータの出力が先に変
化し、次いで、他方のインバータの出力が変化するので
、オン時初期は各ＦＥＴが共にオフ状態であり、これら
への充電か遅れ、オン時初期に３ＦＥＴに流れる電流は
少ない。

土た、第２発明によれば、第１のＮチャンネルのＦＥＴ
および第１のＰチャンネルのＦＥＴは、サイズが小さい
ので、オン時初期には、これらに大電流は流れない。

また、入力信号は複数のインバータによって所定期間遅
延された後、第２のＮチャンネルのＦＥＴおよび第２の
Ｐチャンネルそれぞれのゲートに印加されるので、必要
電流が確保され、十分な出力レベルが得られる。

「実施例」 以下、図面を参照して本発明の一実施例について説明す
る。第１図は第１発明の一実施例による出力回路の構成
を示すブロック図であり、この図において、第５図の各
部に対応する部分には同一の符号を付け、その説明を省
略する。第１図においては、第５図のインバータ６に代
えて、ソースが接地され、ゲートがナンドゲート４の出
力端に接続され、ドレインがＦＥＴ８のゲートに接続さ
れたＮチャンネルのＭＯＳ構造のＦＥＴＩＩと、ソース
がＦＥＴ８のゲートに接続され、ゲートに電源電圧Ｖ’
ＤＤが印加されたＮチャンネルのＭＯＳ構造のＦＥＴＩ
２と、ソースがＦＥＴ　Ｉ　２のドレインと接続され、
ゲートがナンドゲ〜ト４の出力端に接続され、ドレイン
に電源電圧ＶＤＤが印加されたＰヂャンネルのＭＯＳ構
造のＦＥＴＩ３とから構成されるインバータｌ４が新た
に設けられている。

また、インバータ７に代えて、ソースが接地され、ゲー
トがノアゲート５の出力端に接続されたＮヂャンネルの
ＭＯＳ構造のＦＥＴ　Ｉ　５と、ソースがＦＥＴｌ５の
ドレインに接続され、ゲートが接地され、トレインがＦ
　Ｅ　Ｔ　９のゲートに接続されたＰヂャンネルのＭＯ
Ｓ構造のＦＥ’ｌ”ｌ６と、ソースがＦＥＴＩ６のドレ
インと接続され、ゲートがノアゲート５の出力端に接続
され、トレインに電源電圧Ｖ。０が印加されたＰチャン
ネルのＭＯＳ構造のＦＥＴｌ７とから構成されるインバ
ータ１８か新たに設けられている。

このような構成において、イネーブル信号人力端子２に
″ｔｒ″レヘルのイネーブル信号Ｅを人力し、データ人
力端子１に”■１″レベルのデータＤ！を人力すると、
ナンドゲート４およびノアゲート５の出力は共に、同時
に”Ｌ”レベルとなり、それぞれインバータ１４および
２８７こ入力される。

今、ＦＥＴ　Ｉ　２のゲートには電源電圧Ｖ。Ｄが印加
されているので、ＦＥＴ　ｌ　２は常時オン状態である
。従って、ＦＥＴ　Ｉ　２およびＩ３だけの場合、即ち
、通常のインバータ６の場合に比べて、インバータ１４
の立ち上がり速度は遅い。尚、立ち下がり速度は従来と
同様である。

また、ＦＥＴ　Ｉ　６のゲートは接地されているので、
ＦＥＴ　Ｉ　６は常時オン状態である。従って、ＦＥＴ
　Ｉ　５および１７だけの場合、即ち、通常のインバー
タ７の場合に比べて、インバータ１８の立ち下がり速度
は遅い。尚、立ち下がり速度は従来と同様である。

これにより、ナンドゲート４およびノアゲート５の出力
が同時に”Ｌ”レベルとなっても、インバータ１８の出
力が先に”Ｈ”レベルとなり、次いで、インバータ１４
の出力が“Ｈ”レベルとなるので、ＦＥＴ９が先にオフ
状態となり、次いでＦＥＴ８がオン状態になるので、従
来、ＦＥＴ８および９に大電流が流れていた期間は、Ｆ
ＥＴ　８が十分にオン状態にならないため、第２図に示
すように、第６図に比べてＦＥＴ　８のオン時初期に流
れる電流を減少させることができる。

尚、ＦＥＴ８および９がオン／オフになるタイミングは
通常とほとんど変化しないので、応答速度の高速化への
影響は小さい。

また、イネーブル信号人力端子２に”Ｈ”レベルのイネ
ーブル信号Ｅを入力し、データ入力端子Ｉに゜Ｌ”レベ
ルのデータＤ１を入力した場合の動作については、上述
の場合と比べてインバータＩ４と１８の動作が逆になる
だけであるので、その説明を省略する。

さらに、上述の説明においては、ＦＥＴ　Ｉ　２にＮチ
ャンネルのＦＥＴを用い、ＦＥＴＩ６にＰチャンネルの
ＦＥＴを用いた例を説明したが、ＦＥＴ１２にＰチャン
ネルのＦＥＴを用いてゲートを接地すると共に、ＦＥＴ
　Ｉ　６にＰチャンネルのＦＥ甲九ｌ１１＋ｖ＝ｕ−　
Ｌ　＋−ｍａ−Ｑｔｒ’ｌ：１１　　？一印ｈｎ　ｌ　
フＬ　４ｑぞれを常時オン状態にしたり、あるいは、Ｆ
ＥＴｌ２にＰチャンネルのＦＥＴを用いてゲートをナン
ドゲート４の出力端に接続すると共に、ＦＥＴ１６にＰ
チャンネルのＦＥＴを用いてゲートをノアゲート５の出
力端に接続したりしても、上述と同様の効果が得られる
。

次に、第２発明の一実施例について説明する。

第３図は第２発明の一実施例による出力回路の構成を示
すブロック図であり、この図において、第５図の各部に
対応する部分には同一の符号を付け、その説明を省略す
る。第３図においては、第５図のＦＥＴ８および９に代
えて、サイズの小さなＮチャンネルのＭＯＳ構造のＦＥ
Ｔ　Ｉ　９およびＰチャンネルのＭＯＳ構造のＦＥＴ２
０とが新たに設けられている。

また、ソースが接地され、ドレインが出力端子ＩＯに接
続されたサイズの大きなＮチャンネルのＭＯＳ構造のＦ
ＥＴ２１と、ソースが出力端子１０に接続され、ドレイ
ンに電源電圧ＶＤＤが印加さ＋＋１｝＋朴ノイハ−１−
土ナ？ＤヱＬソ→＋Ｌ爪％Ｊ八Ｃ臘：喚ハＦＥＴ２２と
が新たに設けられている。

さらに、人力端がインバータ６の出力端に接続され、出
力端がＦＥＴ２＋のゲートに接続され、かつ、互いに縦
続接続されたインバータ２３〜２６と、人力端かインバ
ータ７の出力端に接続され、出力端がＦＥＴ２２のゲー
トに接続され、かつ、互いに縦続接続されたインバータ
２７〜３０とが新たに設けられていろ。

このような構成において、イネーブル信号人力端子２に
”Ｉ−１”レヘルのイネーブル信号Ｅを入力し、データ
人力端子１に”ＩＩ”レベルのデータＤ．を人力すると
、インバータ６および７の出力は共に、”Ｉ１゜レベル
となり、それぞれＦＥＴＩ９および２０のゲートに印加
される。

今、ＦＥＴ　ｌ　９および２０は、従来のＦＥＴ　８お
よび９よりサイズが小さいので、オン時初期には、第４
図に示すように、大電流は流れない。

また、インバータ６および７の出力は共に、縦続接続さ
れたインバータ２３〜２６および２７〜３０によって所
定期間遅延された後、ＦＥＴ２１および２２のゲートに
印加されるので、必要電流が確保され、十分な出力レベ
ルＶ。ｔ．，Ｖｏｏが得られ、応答速度の高速化への影
響は小さい。

以上説明したように、ノイズの原因となる大電流は、オ
ン時初期のみに流れるので、この期間の電流を上述した
ように押さえることにより、応答速度の高速化を犠牲に
することなく、ノイズを低減することができる。

これにより、他の回路が誤動作することを防止すること
ができる。

「発明の効果」 以上説明したように、本発明によれば、応答速度を高速
化しても、オン時初期の各ＦＥＴの出力電流のレベルを
押さえることができるという効果がある。

これにより、ノイズの発生を押さえることができるとい
う効果がある。

従って、他の回路の誤動作を引き起こすことがないとい
う効果がある。

【図面の簡単な説明】

第１図は第１発明の一実施例による出力回路の構成を示
す回路図、第２図は第１図の回路の出力電流特性の一例
を示す図、第３図は第２発明の一実施例による出力回路
の構成を示す回路図、第４図は第３図の回路の出力電流
特性の一例を示す図、第５図は従来の出力回路の構成例
を示す回路図、第６図は第５図の回路の出力電流特性の
一例を示す図である。 １　１　〜１３．　　１５〜１７，　　１９．　　２０
，　　２１．　　２２・・・・・・Ｉ”ＥＴ，＋４， ｌ　８， ２３〜３０・・・・・・イン バータ。

Claims (2)

【特許請求の範囲】
1. （１）ＮチャンネルのＦＥＴとＰチャンネルのＦＥＴと
   から構成される出力回路において、前記Ｎチャンネルの
   ＦＥＴのゲートに立ち下がり速度が遅い第１のインバー
   タを接続すると共に、前記ＰチャンネルのＦＥＴのゲー
   トに立ち上がり速度が遅い第２のインバータを接続した
   ことを特徴とする出力回路。
2. （２）サイズの小さな第１のＮチャンネルのＦＥＴと第
   １のＰチャンネルのＦＥＴとから構成される第１の出力
   部と、サイズの大きな第２のＮチャンネルのＦＥＴと第
   ２のＰチャンネルのＦＥＴとから構成される第２の出力
   部とを並列接続し、前記第１および第２のＮチャンネル
   のＦＥＴそれぞれのゲートの間と、前記第１および第２
   のＰチャンネルのＦＥＴそれぞれのゲートの間に、複数
   のインバータをそれぞれ介挿したことを特徴とする出力
   回路。