JPH03171098A - 波形発生装置 - Google Patents
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- JPH03171098A JPH03171098A JP1311080A JP31108089A JPH03171098A JP H03171098 A JPH03171098 A JP H03171098A JP 1311080 A JP1311080 A JP 1311080A JP 31108089 A JP31108089 A JP 31108089A JP H03171098 A JPH03171098 A JP H03171098A
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- 238000004364 calculation method Methods 0.000 claims description 157
- 239000011295 pitch Substances 0.000 claims description 71
- 238000005070 sampling Methods 0.000 claims description 6
- 239000000523 sample Substances 0.000 description 96
- 239000013074 reference sample Substances 0.000 description 37
- 238000007792 addition Methods 0.000 description 29
- 230000008859 change Effects 0.000 description 15
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 5
- 101001090074 Homo sapiens Small nuclear protein PRAC1 Proteins 0.000 description 4
- 102100034766 Small nuclear protein PRAC1 Human genes 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 101000695187 Homo sapiens Protein patched homolog 1 Proteins 0.000 description 2
- 101100202882 Homo sapiens SELENOO gene Proteins 0.000 description 2
- 102100022022 Protein adenylyltransferase SelO, mitochondrial Human genes 0.000 description 2
- 102100028680 Protein patched homolog 1 Human genes 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 235000011511 Diospyros Nutrition 0.000 description 1
- 244000236655 Diospyros kaki Species 0.000 description 1
- 244000082204 Phyllostachys viridis Species 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 210000000078 claw Anatomy 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/02—Digital function generators
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- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
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- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
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- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H2250/00—Aspects of algorithms or signal processing methods without intrinsic musical character, yet specifically adapted for or used in electrophonic musical processing
- G10H2250/541—Details of musical waveform synthesis, i.e. audio waveshape processing from individual wavetable samples, independently of their origin or of the sound they represent
- G10H2250/621—Waveform interpolation
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- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H2250/00—Aspects of algorithms or signal processing methods without intrinsic musical character, yet specifically adapted for or used in electrophonic musical processing
- G10H2250/541—Details of musical waveform synthesis, i.e. audio waveshape processing from individual wavetable samples, independently of their origin or of the sound they represent
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
「産業上の利用分野」
この発明は、電子楽器等の音源として使用される波形発
生装置に関する。 「従来の技術」 電子楽器の音源として、いわゆるピッチ同期方式の波形
発生装置が知られている。このピッチ同期方式の波形発
生装置によれば、波形メモリから波形値のサンプル列を
読み出す周期が音高に応じて制御され、共通の原波形か
ら各種音高の楽音波形が再生される。しかし、ピッチ同
期方式の波形形メモリからサンプルを読み出す続出周期
を高精度で制御する必要があり、そのためには、高速の
基準クロックによって続出タイミングを制御する必要が
ある。また、ピッチ同期式波形発生装置を音譚として用
いて電子楽器を構成する場合、後続のシステムの設計が
難しくなるという問題がある。 例えば、ピッチ同期式波形発生装置を複数用いて音高の
異なった楽音波形を発生し、各々を市ね合わせて楽音を
発生しようとする場合、各楽音波形のサンプルが各々異
なった位相で発生されるため、重ね合わせ処理が複雑に
なってしまう。 そこで、後続のシステムの設計を容易にすることを考慮
した場合、音高とは無関係に一定ピッチで再生波形のサ
ンプル値を出力する、いわゆるピッチ非同期型波形発生
装置が有利となる。 ここで、第16図(a)〜(d)を参照し、ピッチ非同
期方式波形発生装置の動作の概略を説明する。 第1(i(a)、(C)および(d)において、Aは原
波形を示す。ここで、原波形Aの波形値を時間軸上にお
いてピッチTc(以下、このピッチを原ピッチと呼ぶ)
毎にサンプリングして得られる各サンプルが波形メモリ
に記憶されているものとする。 まず、原波形に対し、lオクターブ以内の範囲で音高を
高くした楽音波形を発生する場合について説明する。こ
の場合、波形発生装置では、原波形八において、原ピッ
チTcよりも時間長の長いピッチTm(以下、このピッ
チを再生ピッチと呼ぶ)を隔てて連続する各時刻の波形
値、すなわち、第16図(a)において破線によって表
示した各波形値が求められる。そして、このようにして
求められた各波形値が第16図(b)に示すように、原
ピツヂTcに一致した周期で出力され、原波形Aの周波
数に対し、再生ピッチT+nと原ピッチTcとのピツヂ
比a= T ffl/ T cを乗じた周波数の再生波
形が得られる。 ところで、一般的にピッチ比aは整数でないので、第
生装置に関する。 「従来の技術」 電子楽器の音源として、いわゆるピッチ同期方式の波形
発生装置が知られている。このピッチ同期方式の波形発
生装置によれば、波形メモリから波形値のサンプル列を
読み出す周期が音高に応じて制御され、共通の原波形か
ら各種音高の楽音波形が再生される。しかし、ピッチ同
期方式の波形形メモリからサンプルを読み出す続出周期
を高精度で制御する必要があり、そのためには、高速の
基準クロックによって続出タイミングを制御する必要が
ある。また、ピッチ同期式波形発生装置を音譚として用
いて電子楽器を構成する場合、後続のシステムの設計が
難しくなるという問題がある。 例えば、ピッチ同期式波形発生装置を複数用いて音高の
異なった楽音波形を発生し、各々を市ね合わせて楽音を
発生しようとする場合、各楽音波形のサンプルが各々異
なった位相で発生されるため、重ね合わせ処理が複雑に
なってしまう。 そこで、後続のシステムの設計を容易にすることを考慮
した場合、音高とは無関係に一定ピッチで再生波形のサ
ンプル値を出力する、いわゆるピッチ非同期型波形発生
装置が有利となる。 ここで、第16図(a)〜(d)を参照し、ピッチ非同
期方式波形発生装置の動作の概略を説明する。 第1(i(a)、(C)および(d)において、Aは原
波形を示す。ここで、原波形Aの波形値を時間軸上にお
いてピッチTc(以下、このピッチを原ピッチと呼ぶ)
毎にサンプリングして得られる各サンプルが波形メモリ
に記憶されているものとする。 まず、原波形に対し、lオクターブ以内の範囲で音高を
高くした楽音波形を発生する場合について説明する。こ
の場合、波形発生装置では、原波形八において、原ピッ
チTcよりも時間長の長いピッチTm(以下、このピッ
チを再生ピッチと呼ぶ)を隔てて連続する各時刻の波形
値、すなわち、第16図(a)において破線によって表
示した各波形値が求められる。そして、このようにして
求められた各波形値が第16図(b)に示すように、原
ピツヂTcに一致した周期で出力され、原波形Aの周波
数に対し、再生ピッチT+nと原ピッチTcとのピツヂ
比a= T ffl/ T cを乗じた周波数の再生波
形が得られる。 ところで、一般的にピッチ比aは整数でないので、第
【
6図(a)に示すように、たいていの場合、再生すべき
各時刻の波形値は波形メモリに記憶されていない。.こ
のため、ピッチ非同期型波形発生装置には補間器が用い
られる。そして、波形メモリに記憶された各波形値の中
から再生すべき時刻の前後の所定個数のサンプルが選択
されて補間器に与えられ、当該時刻の波形値の捕間演算
が行われる。 例えば第16図(a)におけるサンプル値Wx,を6次
hat間によって得る場合、その直前の連続した4個の
サンプルW − s , W − t . W − +
, W oおよび直後の連続した3個のサンプルW,
,W,,W,の各々に対し、サンプルW0とサンプルW
x,との位相差Xに応じた7個1組の各補間係数が乗算
され、各乗算結果が加算され、サンプル値Wx+が求め
られる。そして、サンプル値WX,の次のサンプル値W
x tは、サンプルw−t,w−,,w,,w,,W
,,W,,w,を用いた補間演算によって求められる。 同様に、後続の各サンプルWX3,WX4.・・・も、
各々、発生時刻の直前4個直後3個の各サンプルを用い
た補間演算によって求められる。 以上の説明から、1回の補間演算の際に読み出されたサ
ンプルは、その後の補間演算の際に再利際に波形メモリ
から読み出したサンプルは、所定期間レジスタに保持し
、その後の補間演算において必要な再利用するという制
御方式が採られる。 このような制御方式によれば、例えば、サンプル値W
x +の補間演算が終了してサンプル値W X tの補
間演算を行う場合には、少なくともサンプルW4が波形
メモリから読み出されれば良い。従って、波形メモリか
らサンプルを読み出す際の続出速度に対する要求を緩和
することができる。 さて、原波形に対し、!オクターブ以上、音高のシフト
した再生波形を得ようとする場合について考える。この
場合、第16図(C)に例示するように、サンプル値W
”I +の補間はザンブルW −,,Wt . W
− + , W o , W r , W t . W
3を用いて行い、次のザンプル値Wy,の補間はサン
プルW。, W + , W * , W x , W
4 . W i . W aを用いて行うこととなる。 従って、上記のように波形メモリから読み出したサンプ
ルをレジスタに一旦保持する方式を採ったとしても、サ
ンプル値W Y +の補間演算を終えた後でサンプルW
a , W ,,W eを波形メモリから読み出す必
要があり、波形メモリからサンプルを読み出す速度を高
速化する必要がある。そして、原波形を2オクターブシ
フトあるいは3オクターブした波形を得る場合には、さ
らに波形メモリからの読み出し速度を高速化する必要が
あり、波形発生装置が高価格になってしまう。 しかしながら、電子楽器等では、ピツチベンド奏法等を
行う場合は別として、原波形の音高を2オクターブ以上
もシフトした波形を再生することは稀であり、音高シフ
トrQの最大値に合わせて波形メモリを高速化すること
は、経済的に見て得策ではない。 そこで、音高シフト量が大きい場合には、原波t Aの
ザンブル列をすべて用いるのではなく、サンプル列にお
ける1個飛びに並んだ各サンプルあるいは2個飛びに並
んだ各サンプルを用いて補問演算を行うという方法が採
られる。第16図(d)は、1個飛びにサンプルを間引
いて?lff間演算を行う場合の、補間用サンプル(実
線表示)と、補間すべきサンプル値(破線表示)を示し
たものである。 また、第16図(a)の再生波形のサンプル列を第16
図(e)に示す。このようにすることで、1回のlll
er間演算の際に波形メモリからサンプルを読み出す回
数を少なくすることができ、補間演算が可能になる。 なお、ピッチ非同期方式の波形発生装置について、例え
ば、特公昭59−17836号公報に開示されている。 「発明が解決しようとする課題」 さて、上述した従来のピッチ非同期方式の波形再生装置
において、原波形に忠実な再生波形を得るためには、補
間器における補間演算の次数を高くする必要がある。し
かし、補間演算の次数を高くした場合、再生波形を構成
する個々のサンプルのNIT間演算を行う毎に、多くの
サンプルを波形メモリから読み出す必要がある。従って
、波形メモリの動作速度が遅い場合には、補間次数が波
形メモリの動作速度によって制約され、高精度で波形を
再生する゛ことができないという問題があった。 また、上述したように、原波形のサンプル列からザンブ
ルを間引いて再生波形のサンプルをNlr間すると、原
波形の有していた情報が間引き処理によって失われるの
で、再生波形に雑音を生じるという問題があった。特に
上述の波形発生装置を電子楽乙に音源として搭載し、ピ
ツチベンド奏法等を行う場合、音高のシフト量が連続的
に変化し、サンプルの間引きをしないで波形再生を行っ
ている状態からサンプルを間引いて波形再生を行う状態
に移行すると、移行時点において、再生波形に含まれる
雑音が変化し、音楽的違和感を生じる。 この発明は上述した事情に鑑みてなされたもので、原ピ
ッチに対する再生ピッチの比が大きくなる場合において
も、波形メモリからの原波形の波形値を読み出して(1
(給する速度を大きくする必要がなく、しかも、各時刻
の波形値を正確に再生することができる波形発生装置を
提0(することを目的としている。 「課題を解決するための千段」 第1の発叫は、被処理波形の波形値を一定時間ピッチ毎
にサンプリングすることによって得られるサンプル列に
対して補間演算を施し、所望のピッチを隔てて連続する
各時刻における該被処理波形の波形値を再生する波形発
生装置において、前記被処理波形における波形値の再生
を行うべき各位相に対応した位相情報を逐次発生ずる位
相発生手段と、 所定の演算態様を指定する演算指定情報を出力する補間
演算制御手段と、 前記演算指定情報に従って前記位相情報に対応した波形
値を捕間演算する補間演算手段とを具備することを特徴
としている。 第2の発明は、前記第Iの発明の構戊において、前記演
算偕定情報は前記補間演算に用いるザンプルの個数およ
び捕間演算用の係数を指定する情報を含み、前記補間演
算手段は該指定された個数のサンプル列に対し、該指定
された補間演算用係数を用いて補間演算を行うことを特
徴としている。 第3の発明は、前記第1の発明の構成において、前記演
算偕定情報が、波形値の再生を行うピッチと被処理波形
のサンプリングを行うピッチとの比に上って決定される
ことを特徴としている。 「作用」 上記第1及至第3の発明によれば、補間演算制御手段が
出力する演算指定情報によってhlf間演算の演算態様
が切り換えられるので、再生ピッチあるいは演算靖度等
の要求に柔軟に対応し、再生波形の波形値の補間演算を
行うことができる。 「実施例」 以下、図面を参照して本発明の一尖施例について説叩す
る。 第1図はこの発明の一実施例による波形発生装1πの構
成を示すブロック図である。この波形允生装置は、電子
楽器の音源として用いられる。 r本実施例における補間演算方式』 ここで、本実施例の構成を説明する前に、第2図(a)
および(b)を参j!6シ、本実施例におIJるlit
) I!37演算方式を概略的に説明する。 本実施例による波形発生装置は、原波形に対する再生波
形の音高シフト竜が2オクターブ未満の場合、第2図(
a)に示すように、補間すべきサンプル値Wx+の発生
時刻の直前4サンプルW − s , W −1 ,
W − + , W oおよび直後の3サンプルW +
, W t , W 3を用い、6次hII間によっ
てサンプル値Wx,を演算する。また、原波形に対する
再生波形の音高シフトfltが2オクターブ以上の場合
は、第2図(b)に示すように、補間すべきザンブル値
Wz+に対応した時刻の直府の1ザンプルW。および直
後の3ザンブルW 1, W t , W *を用い、
3次bit間によってザンブル値Wz+を演算する。こ
のように、音高シフト量によって、補間次数を切り換え
るようにしているので、音高シフトmが大きい場合に浦
問演算実行毎に補充するザンブル数を節約することがで
きる。また、音高シフト量が大きい場合でらザンブルの
間引き処理を行わず、原ピッチを隔てて連続したサンプ
ル列を用いて補間演算を行うので、正確に補間が行われ
る。 r本実施例の構成」 第1図において、MEMは各音色の原波形のサンプル列
を記憶した波形メモリ、OVSは波形メモリMEMから
読み出される原波形のサンプル列に対して補間演算を施
して再生波形のザンブルを出力する?+li fftl
部である。PCは位相発生部である。 また、ADGはアドレスジエネレー夕であり、位相発生
部PGから供給される情報に基づいて、補間演算に用い
るサンプルのアドレスを発生し、波形メモリに供給する
。このアドレスジェネレータADGの前段にはセレクタ
S E L Oが接続されている。 システムタイミングジェネレータSTGは、図示しない
基準発振器から基準クロックφ。が入力される。そして
、クロツクφ。がシステムタイミングジェネレータST
G内で分周され、クロックφ1、φCおよび各種制御信
号が発生される。そして、これら各クロツクおよび各種
制御情報によって、上記各構成要素の動作が制御される
。第3図に示すように、クロツクφ1はクロックφ。の
2倍の周期、クロックφCはクロツクφ。の8倍の周期
を(1する。ここで、クロックφCの周期は、波形メモ
リMEMに記憶される各サンプルの原ピッチTcと一致
した時間長となっている。 この波形允生装置では、クロックφCに同期して1サン
プル分のも11間演算が実行される。従って、以下の説
明では、クロックφCの周期のことを演算ザイクルと呼
ぶ。また、1演算ザイクル当たり8回基準クロックφ。 が立ち上がるーが、第1回目の立ち上がりから第2回目
の立ち上がりまでの期間を第Oスロット、以下、同様に
、クロックφ0の立ち上がりから次の立ち上がりまでの
各期間を第1スロット、第2スロット、・・・、第7ス
ロットと呼ぶ。 以下、位相発生郎PG,アドレスジェネレータADGお
よび補間部OVSの構戊について説明する。 【位相発生部PG] 位相発生部PGにおける全加算器P A oには、再生
ビッチTII1の原ピッチTcに対するピッチ比を指定
するピッチ情報P T C I−1が、披加算人力八と
して入力される。このピッチ情viP T C Hは、
図示しないROM(リードオンリメモリ)に各キーコ一
ドに対応したものが用意されており、図示しない鍵盤が
キーオンされた場合に、ROMからオンされたキーコー
ドに対応したピッチ情報P T C Hが読み出され、
被加算人力八として供給されろようになっている。また
、ビッチ情91? P T C Hは、図示しないピッ
チベンド操作子が操作された場合に、操作爪に応じて連
続的に変化する。 ビッチf19報P T C Hは!6ビットで構成され
、上億4ビット(第12ビット〜第15ビット)かピッ
チ比の整数部を、下位12ビット(第0ビット〜第11
ビット)が小数部を表す。また、全加算呑F A oに
は、上位4ビットをOhとし、下位12ビットをラッヂ
回路LA.の出力データとする16ビットのデータが披
加算人力Bとして人力される。そして、全加算雰P A
oによって被加算人力AおよびBが加算され、加算結
果が17ビットのデータとして出力される。 AND回路G1は、17個のANDゲートを有しており
、各ANDゲートの一端には全加算4FAoの出力デー
タの各ビットが人力される。また、各ANDゲートの他
端は負論理入力となっている。 図示しない鍵盤がキーオンされた場合、キーオン期間中
、キーオン信号KON(レベル“l”)が発生されると
共に、キーオン直後の1演算サイクルの期間、キーオン
バルスKONP(レベル“1”)が発生される。このキ
ーオンパルスKONPが上記l7個のANDゲートの各
負論理入力端に入力される。従って、キーオン直後の1
演算サイクルの期間中は全ビット“0”の出力データが
AND回路G1から出力され、それ以後は、全加算?!
;− FA oの出力データがそのままAND回路G1
から出力される。 なお、以下の説明では、複数ビットによって構戊される
データの各ビットと特定の情報とのAND演算を行う論
理回路、あるいは複数ビットで構戊される各データのA
ND演算を行う論理回路については、AND回路と呼び
、1ビットの人力データに対するAND演算を行う論理
回路についてはANDゲートという呼びがたをする。同
様に、OR演算、EXOR演算等の他の論理演算を行う
回路についても、人力データが複数で構成される場合に
は、OR同路、EXOR回路等の名称を用いる。 AND回路G,から出力される17ビットのデータは、
位相情報P I−[として、17ビットのラッチ回路L
A oにクロックφCに同期して取り込まれろ。そし
て、ラッヂ回路L A oから位相情報P I−1に対
し、I演算サイクル前の位相情報PHaが出力される。 そして、位相情報PHaの下位12ビットからなる小数
部PRACが、上述したように被加算人力nの下位l2
ビットとして全加算CFA。に入力される。 onゲートG,では、ピッチ情報P T C I−[の
上位2ビット{第15ビット(最上位ビット)および1
1/Iビット}のOR演算が行われ、ピッチ情報P T
C Ttが「3」以下の場合に“0”、「4」以上の
場合に“l”となるピッチ判定信号311Dが出力され
る。 【アドレスノエネレータADGI アドレスノエネレータADGは、波形メモリMEMから
Thli間演算用ザンブル列を読み出す際の基準サンプ
ルアドレスIA、すなわち、第2図(a)および(b)
におけるザンプルW0に相当するサンプルのアドレスを
発生するステッパ部STPと、この基準ザンブルアドレ
スIAに続く補間演算用ザンブルの各アドレスを発生す
るインクリメンタ部INGとによって構成される。 ステッパ部STPには、■7ビットの位相情報P Hの
整数部の上位5ビットが基準サンプルアドレス変更情報
INTGとして入力される。そして、演算サイクル毎に
、基準サンプルアドレス変更情報INTGに従って基準
サンプルアドレスIAの更新が行われる。また、ステッ
パ部S T Pには、ループ再生を制御するためのスタ
ートアドレスSTARTおよびループ開始アドレスLO
OPSがセレクタSELOによって選択されて情MEN
Tとして入力され、さらに終了アドレスENDが入力さ
れる。 ここで、上記各アドレスSARTSLOOPSおよびE
N’Dについて説明する。波形メモリMEMには、1つ
の音色に対応した原波形を構成するサンプル列が、第4
図に示すように記憶されている。そして、図示しない音
色操作子の操作によって音色指定が行われた場合、指定
された音色に対応した波形パラメータの一部として、上
記アドレスSTArt’l”,LOOPSおよびEND
が設定される。波形メモリMEMからの原波形を読み出
す場合、スタートアドレスSTARTによって指定され
るアドレスから順次サンプルが読み出される。 そして、終了アドレスENDによって指定されるアドレ
スのサンプルを読み終えた後は、ループスタートアドレ
スLOOPSおよび終了アドレスENDによって指定さ
れる区間内のサンプルが繰り返し読み出される。なお、
アドレスS T A R’L’ ,LOOPS,END
等は波形メモリMEMのアドレス人カビット幅に合わせ
、24ビットのデータが与えられる。 ここで、第5図を参賄し、アドレスジエネレータADG
の詳細な構成を説明する。まず、ステツパ部STPを説
明する。セレクタS E L +は、第0人カボートに
セレクタSEL.から出力される情報ENTが入力され
、第1人カボートに終了アドレスENDが入力され、第
2人カボートに基準サンプルアドレス変更情報INTG
が入力され、第3人カボートにラッヂ回路LA,に保持
された基準ザンブルアドレスIAが入力される。そして
、システムタイミングジェネレータSTGから世給され
るセレクト情報S1に対応した入力ボートの入力情報が
セレクタSEL,によって選択され、全加算器F A
+に被加算入力Aとして供給される。 一方、セレクタS E L tは、第0人カボートに固
定値「0」が人力され、第1入カボートにラッチ回路L
A +の出力が入力され、第2人カボートに基準サン
プルアドレス変更情報[NTGが入力される。そして、
システムタイミングジエネレータSTGから世給される
セレクト情報S,に対応した入力ボートの入力情報がセ
レクタSELtによって選択されて出力される。 ANDゲートG4は正論理入力端に減算指定信号SUB
が入力され、負論理入力端にキー才ンパルスKONPが
入力される。そして、セレクタSE L tから出力さ
れる24ビットのデータとANDゲートG4の出力との
EXOR演算が、EXOR回路G,によって行われ、演
算結果が被加算人力Bとして全加算器FAIに人力され
る。また、ANDゲートG4の出力は全加算呑F A
+のキャリイン人力端CIに入力される。 全加算器F A 1の加算結果はセレクタS E L
3の第1人カボートに入力される。また、加算結果の各
ビットは負論理人力のANDゲートG,に入力され、全
ビットが“0”の場合にANDゲートG,の出力信号E
Q.が゛I”となる。タイミング制御回路C T +は
、システムタイミングジェネレータS 1’ Gの制御
の下、セレクタSEL3に伏給するセレクト+:r報S
,を切換制御する。また、全加算器FA,のキャリアウ
トCOあるいはANDゲートG5の出力EQ.が“1゜
になると、タイミング制御回路C T Iからシステム
タイミングジエネレータSTGにその報告が行われ、減
算指定信号Sunの切換が行われる。 セレクタS E L sの出力はクロツクφ1に同期し
てラッチ回路LA,に取り込まれる。そして、ラッチ回
路L A +の出力はセレクタS E L sの第O人
力ボートおよびセレクタSELtの第1人カボートに人
力される。また、ラッヂ回路L A rの出力はクロッ
クφCに同期してラッチ回路L A tに取り込まれ、
■演算ザイクルの期間、基準サンプルアドレスIAとし
て保持される。 次にインクリメンタ郎INCの構成を説明する。 セレクタSEL.の第0人カボートにはラッチ回路L
A sの出力が入力され、第1入カボートにはステッパ
部STPにおけるラッチ回路L A xの出力が入力さ
れる。セレクタSELsは、第0人力ボートにスタート
アドレスSTARTあるいはループスタートアドレスL
OOPSがセレクタSEL0によって選択されて入力さ
れ、第1人カボートにセレクタSEL.の出力が入力さ
れる。 比較器CMPでは終了アドレスENDとセレクタSEL
.の出力との比較が行われ、両者が一致した場合に一致
信号EQt(レベル“1”)が出力され、タイミング制
御回路CT,に供給される。そして、タイミング制御回
路CT,によって、セレクタS EL .に伏給するセ
レクト情報S6の切換制御が行われる。セレクタS E
L sはセレクト情報S.に従い、rOJ、「+1」
あるいは「−!」を選択し、全加算S F A tに被
加算人力Bとして供給する。 全加算器F A tには、セレクタSELSの出力が被
加算入力八として供給される。そして、全加算”lit
F A tの出力とミュート信号MUTEとが、AN
D回路G6によってAND演算される。ここで、ミュー
ト信号MUTEはシステムタイミングジエネレータST
Gによって発生され、キーオン後、2回目の演算ザイク
ルの開始時点において“!“に立ち上がり、キーオフ時
点で“0“に立ち下がる。 AND回路G6の出力はクロックφ1に同期してラッチ
回路L A 3に取り込まれる。そして、ラッチ回路L
A3の出力は、上述のようにセレクタSEL .に入力
される一方、バッファBUPを介し、波形メモリMEM
に補間演算用サンプルアドレスとして供給される。 【補間部OVS) 第6図を参照し、補間部OVSの構成を説明する。波形
メモリMEMから読出されたデータは、クロックφ1に
同期し、レジスタDI,(,、DL,、D L tに順
次シフトされる。そして、AND回路G,によって、レ
ジスタDLtの出力とシステムタイミングジェネレータ
STGによって発生されるロード信号LDとのAND演
算が行われる。また、ロード信号LDは、シフトレジス
タREG,に対し、パラレルロードモード/シリアルシ
フトモードのモード切換を行うための切換信号として供
給される。そして、ロード信号LDがアサー卜されると
、クロツクφ。に同期し、波形メモリMEMの読出デー
タおよびレジスタDL.、DL.の各出力が、シフトレ
ジスタREG,の各ステージに並列に取り込まれる。一
方、ロード信号LDがネゲートされると、シフトレジス
タREG,においてクロックφ。に同期し、記憶データ
がシフトされ、シリアル出力端SOから順次出力される
。ここで、シフトレジスタREG.のシリアル人力端S
tには固定値「0」が与えられる。従って、パラレルロ
ードされたデータがすべてシリアル出力された後、シフ
トレジスタREG.から「0」が出力される。 シフトレジスタREG,のシリアル出力とAND回路G
7の出力はOR回路G,によってOR処理され、セレク
タSEL?の第O入カボートに入力される。 セレクタSEL,の出力はクロックφ。に同期してレジ
スタD L sに取り込まれる。そして、ラッチ回路D
L,の出力は、補間演算器HKに入力される一方、AN
D回路G.に供給される。 係数メモリCMには、3次補間用係数と6次補間用係数
とが記憶されている。そして、位相発生部PGから供給
されるピッチ判定信号3RDが“0“の場合は6次補間
用係数の記憶領域が選択され、“I”の場合は3次補間
用係数の記憶領域が選択され、選択された領域から、位
相情報P H aの小数郎FIIACに応じた補間用係
数が読み出され、bit +!!1油竹犬f.f K
Iこ{ル給AれA−補間演算器!{ Kでは、レジスタ
D L sから順次出力される個々のデータと、係数メ
モリCMから読み出される各係数との乗算が行われると
共に、乗算結果の累算が行われる。そして、累積値は、
各演算サイクルの第7スロットにおいて発生されるクロ
ックφcaに同期して出力ラッチ回路DL.に取り込ま
れ、再生波形のサンプル値として出力される。なお、こ
の種の補間演算器の構成および補間ei算アルゴリズム
については、例えば特公昭59−17838号公報ある
いは特開昭63−l68695号公報等に開示されてい
る。 AND回路G.では、レジスタ回路DL.の出力と、N
ORゲートG 1Gの出力とのAND演算が行われる。 ここで、NORゲートG1。には、キーオンパルスKO
NFが、遅延回路D L aを介すことにより、クロッ
クφ0の周期の6倍相当の時間遅延されて入力されると
共に、イニシャルクリア信号ICが入力される。 そして、AND回路G.の出力はクロックφ。に同a
t−て7ステージのシフトレジスタREG.の第Oステ
ージに入力され、シフトレジスタIIEGtでは、クロ
ックφ。に同期し、ステージ間における記憶データのシ
フト動作が行われる。そして、第2ステージ〜第6ステ
ージの各出力X,〜x8が各々、セレクタS E L
vの第■〜第5人カボートに供給される。セレクタS
E L ?の第6人カボートには、固定値「0」が入力
される。イニシャルクリア信号ICは、電子楽4の電源
が投入された場合に所定期間“I”に設定される。この
結果、シフトレジスタIIE G !の全ステージの記
憶情報が「0−1に初期化される。また、キーオンが行
われた場合も、キー才ンパルスKONPによってシフト
レジスタREG,の初期化が行われる。 セレクト制御回路SELCは、システムタイミングジェ
ネレータSTGから供給されるタイミング信号および位
相情報P I−1 aの第12ビット〜第14ビットか
らなる情報INTに従い、セレクタSEL?に供給する
セレクト情報S7を切換制御する。 r本実施例の動作』 以下、本実施例による波形発生装置の動作を説明する。 【位相発生部PCの動作】 図示しない鍵盤のいずれかのキーが押下されると、第7
図のタイムチャートに示すように、その直後の演算サイ
クルM,の第Oスロットにおいて、キーオン信号KON
およびキーオンパルスKONPが“!”に立ち上がる。 そして、キーオン信号KONは、以後、押下されたキー
がリリースされるまでの期間、″!″を保持し、キーオ
ンパルスKONPは、演算サイクルM,の期間、“l”
を保持する。この結果、AND回路G,の出力データ、
すなわち、位相情報P I−Iは、強制的に初期化され
て「0」となる。そして、次の演算サイクルの第0スロ
ットになると、初期化された位相情報PI−1(一rO
」)における第Oビット〜第14ビットが、クロックφ
Cに同期し、俺相情報P}[aとしてラッチ回路L A
oに書き込まれる。また、キーオンパルスKONPが
立ち下がり、AND回路GIがイネーブルされる。そし
て、位相情報PI−1aの小数部FllACが全加算器
F A oに入力されてピッチ情報PT C Hと加算
され、加算結果がAND回路G1を介し、位相情報PH
として出力される。そして、次の演算サイクルの第Oス
ロットになると、位相情報P Hの第0ビット〜第14
ビットが、位相情報PIIaとしてラッチ回路L A
oに取り込まれる。 以後、同様に、演算サイクルが繰り返される毎に、ピッ
チ情報P T C Hに褪づいて位相情報P Hおよび
PHaが更新される。 上記動作と並行し、位相情報P I−Iの整数部が基準
アドレス変更月報INTGとしてステツパ部STPにU
(給される。また、位相情報P H aの整数部INT
および小数部PRACが?llf間部OVSに入力され
る。
6図(a)に示すように、たいていの場合、再生すべき
各時刻の波形値は波形メモリに記憶されていない。.こ
のため、ピッチ非同期型波形発生装置には補間器が用い
られる。そして、波形メモリに記憶された各波形値の中
から再生すべき時刻の前後の所定個数のサンプルが選択
されて補間器に与えられ、当該時刻の波形値の捕間演算
が行われる。 例えば第16図(a)におけるサンプル値Wx,を6次
hat間によって得る場合、その直前の連続した4個の
サンプルW − s , W − t . W − +
, W oおよび直後の連続した3個のサンプルW,
,W,,W,の各々に対し、サンプルW0とサンプルW
x,との位相差Xに応じた7個1組の各補間係数が乗算
され、各乗算結果が加算され、サンプル値Wx+が求め
られる。そして、サンプル値WX,の次のサンプル値W
x tは、サンプルw−t,w−,,w,,w,,W
,,W,,w,を用いた補間演算によって求められる。 同様に、後続の各サンプルWX3,WX4.・・・も、
各々、発生時刻の直前4個直後3個の各サンプルを用い
た補間演算によって求められる。 以上の説明から、1回の補間演算の際に読み出されたサ
ンプルは、その後の補間演算の際に再利際に波形メモリ
から読み出したサンプルは、所定期間レジスタに保持し
、その後の補間演算において必要な再利用するという制
御方式が採られる。 このような制御方式によれば、例えば、サンプル値W
x +の補間演算が終了してサンプル値W X tの補
間演算を行う場合には、少なくともサンプルW4が波形
メモリから読み出されれば良い。従って、波形メモリか
らサンプルを読み出す際の続出速度に対する要求を緩和
することができる。 さて、原波形に対し、!オクターブ以上、音高のシフト
した再生波形を得ようとする場合について考える。この
場合、第16図(C)に例示するように、サンプル値W
”I +の補間はザンブルW −,,Wt . W
− + , W o , W r , W t . W
3を用いて行い、次のザンプル値Wy,の補間はサン
プルW。, W + , W * , W x , W
4 . W i . W aを用いて行うこととなる。 従って、上記のように波形メモリから読み出したサンプ
ルをレジスタに一旦保持する方式を採ったとしても、サ
ンプル値W Y +の補間演算を終えた後でサンプルW
a , W ,,W eを波形メモリから読み出す必
要があり、波形メモリからサンプルを読み出す速度を高
速化する必要がある。そして、原波形を2オクターブシ
フトあるいは3オクターブした波形を得る場合には、さ
らに波形メモリからの読み出し速度を高速化する必要が
あり、波形発生装置が高価格になってしまう。 しかしながら、電子楽器等では、ピツチベンド奏法等を
行う場合は別として、原波形の音高を2オクターブ以上
もシフトした波形を再生することは稀であり、音高シフ
トrQの最大値に合わせて波形メモリを高速化すること
は、経済的に見て得策ではない。 そこで、音高シフト量が大きい場合には、原波t Aの
ザンブル列をすべて用いるのではなく、サンプル列にお
ける1個飛びに並んだ各サンプルあるいは2個飛びに並
んだ各サンプルを用いて補問演算を行うという方法が採
られる。第16図(d)は、1個飛びにサンプルを間引
いて?lff間演算を行う場合の、補間用サンプル(実
線表示)と、補間すべきサンプル値(破線表示)を示し
たものである。 また、第16図(a)の再生波形のサンプル列を第16
図(e)に示す。このようにすることで、1回のlll
er間演算の際に波形メモリからサンプルを読み出す回
数を少なくすることができ、補間演算が可能になる。 なお、ピッチ非同期方式の波形発生装置について、例え
ば、特公昭59−17836号公報に開示されている。 「発明が解決しようとする課題」 さて、上述した従来のピッチ非同期方式の波形再生装置
において、原波形に忠実な再生波形を得るためには、補
間器における補間演算の次数を高くする必要がある。し
かし、補間演算の次数を高くした場合、再生波形を構成
する個々のサンプルのNIT間演算を行う毎に、多くの
サンプルを波形メモリから読み出す必要がある。従って
、波形メモリの動作速度が遅い場合には、補間次数が波
形メモリの動作速度によって制約され、高精度で波形を
再生する゛ことができないという問題があった。 また、上述したように、原波形のサンプル列からザンブ
ルを間引いて再生波形のサンプルをNlr間すると、原
波形の有していた情報が間引き処理によって失われるの
で、再生波形に雑音を生じるという問題があった。特に
上述の波形発生装置を電子楽乙に音源として搭載し、ピ
ツチベンド奏法等を行う場合、音高のシフト量が連続的
に変化し、サンプルの間引きをしないで波形再生を行っ
ている状態からサンプルを間引いて波形再生を行う状態
に移行すると、移行時点において、再生波形に含まれる
雑音が変化し、音楽的違和感を生じる。 この発明は上述した事情に鑑みてなされたもので、原ピ
ッチに対する再生ピッチの比が大きくなる場合において
も、波形メモリからの原波形の波形値を読み出して(1
(給する速度を大きくする必要がなく、しかも、各時刻
の波形値を正確に再生することができる波形発生装置を
提0(することを目的としている。 「課題を解決するための千段」 第1の発叫は、被処理波形の波形値を一定時間ピッチ毎
にサンプリングすることによって得られるサンプル列に
対して補間演算を施し、所望のピッチを隔てて連続する
各時刻における該被処理波形の波形値を再生する波形発
生装置において、前記被処理波形における波形値の再生
を行うべき各位相に対応した位相情報を逐次発生ずる位
相発生手段と、 所定の演算態様を指定する演算指定情報を出力する補間
演算制御手段と、 前記演算指定情報に従って前記位相情報に対応した波形
値を捕間演算する補間演算手段とを具備することを特徴
としている。 第2の発明は、前記第Iの発明の構戊において、前記演
算偕定情報は前記補間演算に用いるザンプルの個数およ
び捕間演算用の係数を指定する情報を含み、前記補間演
算手段は該指定された個数のサンプル列に対し、該指定
された補間演算用係数を用いて補間演算を行うことを特
徴としている。 第3の発明は、前記第1の発明の構成において、前記演
算偕定情報が、波形値の再生を行うピッチと被処理波形
のサンプリングを行うピッチとの比に上って決定される
ことを特徴としている。 「作用」 上記第1及至第3の発明によれば、補間演算制御手段が
出力する演算指定情報によってhlf間演算の演算態様
が切り換えられるので、再生ピッチあるいは演算靖度等
の要求に柔軟に対応し、再生波形の波形値の補間演算を
行うことができる。 「実施例」 以下、図面を参照して本発明の一尖施例について説叩す
る。 第1図はこの発明の一実施例による波形発生装1πの構
成を示すブロック図である。この波形允生装置は、電子
楽器の音源として用いられる。 r本実施例における補間演算方式』 ここで、本実施例の構成を説明する前に、第2図(a)
および(b)を参j!6シ、本実施例におIJるlit
) I!37演算方式を概略的に説明する。 本実施例による波形発生装置は、原波形に対する再生波
形の音高シフト竜が2オクターブ未満の場合、第2図(
a)に示すように、補間すべきサンプル値Wx+の発生
時刻の直前4サンプルW − s , W −1 ,
W − + , W oおよび直後の3サンプルW +
, W t , W 3を用い、6次hII間によっ
てサンプル値Wx,を演算する。また、原波形に対する
再生波形の音高シフトfltが2オクターブ以上の場合
は、第2図(b)に示すように、補間すべきザンブル値
Wz+に対応した時刻の直府の1ザンプルW。および直
後の3ザンブルW 1, W t , W *を用い、
3次bit間によってザンブル値Wz+を演算する。こ
のように、音高シフト量によって、補間次数を切り換え
るようにしているので、音高シフトmが大きい場合に浦
問演算実行毎に補充するザンブル数を節約することがで
きる。また、音高シフト量が大きい場合でらザンブルの
間引き処理を行わず、原ピッチを隔てて連続したサンプ
ル列を用いて補間演算を行うので、正確に補間が行われ
る。 r本実施例の構成」 第1図において、MEMは各音色の原波形のサンプル列
を記憶した波形メモリ、OVSは波形メモリMEMから
読み出される原波形のサンプル列に対して補間演算を施
して再生波形のザンブルを出力する?+li fftl
部である。PCは位相発生部である。 また、ADGはアドレスジエネレー夕であり、位相発生
部PGから供給される情報に基づいて、補間演算に用い
るサンプルのアドレスを発生し、波形メモリに供給する
。このアドレスジェネレータADGの前段にはセレクタ
S E L Oが接続されている。 システムタイミングジェネレータSTGは、図示しない
基準発振器から基準クロックφ。が入力される。そして
、クロツクφ。がシステムタイミングジェネレータST
G内で分周され、クロックφ1、φCおよび各種制御信
号が発生される。そして、これら各クロツクおよび各種
制御情報によって、上記各構成要素の動作が制御される
。第3図に示すように、クロツクφ1はクロックφ。の
2倍の周期、クロックφCはクロツクφ。の8倍の周期
を(1する。ここで、クロックφCの周期は、波形メモ
リMEMに記憶される各サンプルの原ピッチTcと一致
した時間長となっている。 この波形允生装置では、クロックφCに同期して1サン
プル分のも11間演算が実行される。従って、以下の説
明では、クロックφCの周期のことを演算ザイクルと呼
ぶ。また、1演算ザイクル当たり8回基準クロックφ。 が立ち上がるーが、第1回目の立ち上がりから第2回目
の立ち上がりまでの期間を第Oスロット、以下、同様に
、クロックφ0の立ち上がりから次の立ち上がりまでの
各期間を第1スロット、第2スロット、・・・、第7ス
ロットと呼ぶ。 以下、位相発生郎PG,アドレスジェネレータADGお
よび補間部OVSの構戊について説明する。 【位相発生部PG] 位相発生部PGにおける全加算器P A oには、再生
ビッチTII1の原ピッチTcに対するピッチ比を指定
するピッチ情報P T C I−1が、披加算人力八と
して入力される。このピッチ情viP T C Hは、
図示しないROM(リードオンリメモリ)に各キーコ一
ドに対応したものが用意されており、図示しない鍵盤が
キーオンされた場合に、ROMからオンされたキーコー
ドに対応したピッチ情報P T C Hが読み出され、
被加算人力八として供給されろようになっている。また
、ビッチ情91? P T C Hは、図示しないピッ
チベンド操作子が操作された場合に、操作爪に応じて連
続的に変化する。 ビッチf19報P T C Hは!6ビットで構成され
、上億4ビット(第12ビット〜第15ビット)かピッ
チ比の整数部を、下位12ビット(第0ビット〜第11
ビット)が小数部を表す。また、全加算呑F A oに
は、上位4ビットをOhとし、下位12ビットをラッヂ
回路LA.の出力データとする16ビットのデータが披
加算人力Bとして人力される。そして、全加算雰P A
oによって被加算人力AおよびBが加算され、加算結
果が17ビットのデータとして出力される。 AND回路G1は、17個のANDゲートを有しており
、各ANDゲートの一端には全加算4FAoの出力デー
タの各ビットが人力される。また、各ANDゲートの他
端は負論理入力となっている。 図示しない鍵盤がキーオンされた場合、キーオン期間中
、キーオン信号KON(レベル“l”)が発生されると
共に、キーオン直後の1演算サイクルの期間、キーオン
バルスKONP(レベル“1”)が発生される。このキ
ーオンパルスKONPが上記l7個のANDゲートの各
負論理入力端に入力される。従って、キーオン直後の1
演算サイクルの期間中は全ビット“0”の出力データが
AND回路G1から出力され、それ以後は、全加算?!
;− FA oの出力データがそのままAND回路G1
から出力される。 なお、以下の説明では、複数ビットによって構戊される
データの各ビットと特定の情報とのAND演算を行う論
理回路、あるいは複数ビットで構戊される各データのA
ND演算を行う論理回路については、AND回路と呼び
、1ビットの人力データに対するAND演算を行う論理
回路についてはANDゲートという呼びがたをする。同
様に、OR演算、EXOR演算等の他の論理演算を行う
回路についても、人力データが複数で構成される場合に
は、OR同路、EXOR回路等の名称を用いる。 AND回路G,から出力される17ビットのデータは、
位相情報P I−[として、17ビットのラッチ回路L
A oにクロックφCに同期して取り込まれろ。そし
て、ラッヂ回路L A oから位相情報P I−1に対
し、I演算サイクル前の位相情報PHaが出力される。 そして、位相情報PHaの下位12ビットからなる小数
部PRACが、上述したように被加算人力nの下位l2
ビットとして全加算CFA。に入力される。 onゲートG,では、ピッチ情報P T C I−[の
上位2ビット{第15ビット(最上位ビット)および1
1/Iビット}のOR演算が行われ、ピッチ情報P T
C Ttが「3」以下の場合に“0”、「4」以上の
場合に“l”となるピッチ判定信号311Dが出力され
る。 【アドレスノエネレータADGI アドレスノエネレータADGは、波形メモリMEMから
Thli間演算用ザンブル列を読み出す際の基準サンプ
ルアドレスIA、すなわち、第2図(a)および(b)
におけるザンプルW0に相当するサンプルのアドレスを
発生するステッパ部STPと、この基準ザンブルアドレ
スIAに続く補間演算用ザンブルの各アドレスを発生す
るインクリメンタ部INGとによって構成される。 ステッパ部STPには、■7ビットの位相情報P Hの
整数部の上位5ビットが基準サンプルアドレス変更情報
INTGとして入力される。そして、演算サイクル毎に
、基準サンプルアドレス変更情報INTGに従って基準
サンプルアドレスIAの更新が行われる。また、ステッ
パ部S T Pには、ループ再生を制御するためのスタ
ートアドレスSTARTおよびループ開始アドレスLO
OPSがセレクタSELOによって選択されて情MEN
Tとして入力され、さらに終了アドレスENDが入力さ
れる。 ここで、上記各アドレスSARTSLOOPSおよびE
N’Dについて説明する。波形メモリMEMには、1つ
の音色に対応した原波形を構成するサンプル列が、第4
図に示すように記憶されている。そして、図示しない音
色操作子の操作によって音色指定が行われた場合、指定
された音色に対応した波形パラメータの一部として、上
記アドレスSTArt’l”,LOOPSおよびEND
が設定される。波形メモリMEMからの原波形を読み出
す場合、スタートアドレスSTARTによって指定され
るアドレスから順次サンプルが読み出される。 そして、終了アドレスENDによって指定されるアドレ
スのサンプルを読み終えた後は、ループスタートアドレ
スLOOPSおよび終了アドレスENDによって指定さ
れる区間内のサンプルが繰り返し読み出される。なお、
アドレスS T A R’L’ ,LOOPS,END
等は波形メモリMEMのアドレス人カビット幅に合わせ
、24ビットのデータが与えられる。 ここで、第5図を参賄し、アドレスジエネレータADG
の詳細な構成を説明する。まず、ステツパ部STPを説
明する。セレクタS E L +は、第0人カボートに
セレクタSEL.から出力される情報ENTが入力され
、第1人カボートに終了アドレスENDが入力され、第
2人カボートに基準サンプルアドレス変更情報INTG
が入力され、第3人カボートにラッヂ回路LA,に保持
された基準ザンブルアドレスIAが入力される。そして
、システムタイミングジェネレータSTGから世給され
るセレクト情報S1に対応した入力ボートの入力情報が
セレクタSEL,によって選択され、全加算器F A
+に被加算入力Aとして供給される。 一方、セレクタS E L tは、第0人カボートに固
定値「0」が人力され、第1入カボートにラッチ回路L
A +の出力が入力され、第2人カボートに基準サン
プルアドレス変更情報[NTGが入力される。そして、
システムタイミングジエネレータSTGから世給される
セレクト情報S,に対応した入力ボートの入力情報がセ
レクタSELtによって選択されて出力される。 ANDゲートG4は正論理入力端に減算指定信号SUB
が入力され、負論理入力端にキー才ンパルスKONPが
入力される。そして、セレクタSE L tから出力さ
れる24ビットのデータとANDゲートG4の出力との
EXOR演算が、EXOR回路G,によって行われ、演
算結果が被加算人力Bとして全加算器FAIに人力され
る。また、ANDゲートG4の出力は全加算呑F A
+のキャリイン人力端CIに入力される。 全加算器F A 1の加算結果はセレクタS E L
3の第1人カボートに入力される。また、加算結果の各
ビットは負論理人力のANDゲートG,に入力され、全
ビットが“0”の場合にANDゲートG,の出力信号E
Q.が゛I”となる。タイミング制御回路C T +は
、システムタイミングジェネレータS 1’ Gの制御
の下、セレクタSEL3に伏給するセレクト+:r報S
,を切換制御する。また、全加算器FA,のキャリアウ
トCOあるいはANDゲートG5の出力EQ.が“1゜
になると、タイミング制御回路C T Iからシステム
タイミングジエネレータSTGにその報告が行われ、減
算指定信号Sunの切換が行われる。 セレクタS E L sの出力はクロツクφ1に同期し
てラッチ回路LA,に取り込まれる。そして、ラッチ回
路L A +の出力はセレクタS E L sの第O人
力ボートおよびセレクタSELtの第1人カボートに人
力される。また、ラッヂ回路L A rの出力はクロッ
クφCに同期してラッチ回路L A tに取り込まれ、
■演算ザイクルの期間、基準サンプルアドレスIAとし
て保持される。 次にインクリメンタ郎INCの構成を説明する。 セレクタSEL.の第0人カボートにはラッチ回路L
A sの出力が入力され、第1入カボートにはステッパ
部STPにおけるラッチ回路L A xの出力が入力さ
れる。セレクタSELsは、第0人力ボートにスタート
アドレスSTARTあるいはループスタートアドレスL
OOPSがセレクタSEL0によって選択されて入力さ
れ、第1人カボートにセレクタSEL.の出力が入力さ
れる。 比較器CMPでは終了アドレスENDとセレクタSEL
.の出力との比較が行われ、両者が一致した場合に一致
信号EQt(レベル“1”)が出力され、タイミング制
御回路CT,に供給される。そして、タイミング制御回
路CT,によって、セレクタS EL .に伏給するセ
レクト情報S6の切換制御が行われる。セレクタS E
L sはセレクト情報S.に従い、rOJ、「+1」
あるいは「−!」を選択し、全加算S F A tに被
加算人力Bとして供給する。 全加算器F A tには、セレクタSELSの出力が被
加算入力八として供給される。そして、全加算”lit
F A tの出力とミュート信号MUTEとが、AN
D回路G6によってAND演算される。ここで、ミュー
ト信号MUTEはシステムタイミングジエネレータST
Gによって発生され、キーオン後、2回目の演算ザイク
ルの開始時点において“!“に立ち上がり、キーオフ時
点で“0“に立ち下がる。 AND回路G6の出力はクロックφ1に同期してラッチ
回路L A 3に取り込まれる。そして、ラッチ回路L
A3の出力は、上述のようにセレクタSEL .に入力
される一方、バッファBUPを介し、波形メモリMEM
に補間演算用サンプルアドレスとして供給される。 【補間部OVS) 第6図を参照し、補間部OVSの構成を説明する。波形
メモリMEMから読出されたデータは、クロックφ1に
同期し、レジスタDI,(,、DL,、D L tに順
次シフトされる。そして、AND回路G,によって、レ
ジスタDLtの出力とシステムタイミングジェネレータ
STGによって発生されるロード信号LDとのAND演
算が行われる。また、ロード信号LDは、シフトレジス
タREG,に対し、パラレルロードモード/シリアルシ
フトモードのモード切換を行うための切換信号として供
給される。そして、ロード信号LDがアサー卜されると
、クロツクφ。に同期し、波形メモリMEMの読出デー
タおよびレジスタDL.、DL.の各出力が、シフトレ
ジスタREG,の各ステージに並列に取り込まれる。一
方、ロード信号LDがネゲートされると、シフトレジス
タREG,においてクロックφ。に同期し、記憶データ
がシフトされ、シリアル出力端SOから順次出力される
。ここで、シフトレジスタREG.のシリアル人力端S
tには固定値「0」が与えられる。従って、パラレルロ
ードされたデータがすべてシリアル出力された後、シフ
トレジスタREG.から「0」が出力される。 シフトレジスタREG,のシリアル出力とAND回路G
7の出力はOR回路G,によってOR処理され、セレク
タSEL?の第O入カボートに入力される。 セレクタSEL,の出力はクロックφ。に同期してレジ
スタD L sに取り込まれる。そして、ラッチ回路D
L,の出力は、補間演算器HKに入力される一方、AN
D回路G.に供給される。 係数メモリCMには、3次補間用係数と6次補間用係数
とが記憶されている。そして、位相発生部PGから供給
されるピッチ判定信号3RDが“0“の場合は6次補間
用係数の記憶領域が選択され、“I”の場合は3次補間
用係数の記憶領域が選択され、選択された領域から、位
相情報P H aの小数郎FIIACに応じた補間用係
数が読み出され、bit +!!1油竹犬f.f K
Iこ{ル給AれA−補間演算器!{ Kでは、レジスタ
D L sから順次出力される個々のデータと、係数メ
モリCMから読み出される各係数との乗算が行われると
共に、乗算結果の累算が行われる。そして、累積値は、
各演算サイクルの第7スロットにおいて発生されるクロ
ックφcaに同期して出力ラッチ回路DL.に取り込ま
れ、再生波形のサンプル値として出力される。なお、こ
の種の補間演算器の構成および補間ei算アルゴリズム
については、例えば特公昭59−17838号公報ある
いは特開昭63−l68695号公報等に開示されてい
る。 AND回路G.では、レジスタ回路DL.の出力と、N
ORゲートG 1Gの出力とのAND演算が行われる。 ここで、NORゲートG1。には、キーオンパルスKO
NFが、遅延回路D L aを介すことにより、クロッ
クφ0の周期の6倍相当の時間遅延されて入力されると
共に、イニシャルクリア信号ICが入力される。 そして、AND回路G.の出力はクロックφ。に同a
t−て7ステージのシフトレジスタREG.の第Oステ
ージに入力され、シフトレジスタIIEGtでは、クロ
ックφ。に同期し、ステージ間における記憶データのシ
フト動作が行われる。そして、第2ステージ〜第6ステ
ージの各出力X,〜x8が各々、セレクタS E L
vの第■〜第5人カボートに供給される。セレクタS
E L ?の第6人カボートには、固定値「0」が入力
される。イニシャルクリア信号ICは、電子楽4の電源
が投入された場合に所定期間“I”に設定される。この
結果、シフトレジスタIIE G !の全ステージの記
憶情報が「0−1に初期化される。また、キーオンが行
われた場合も、キー才ンパルスKONPによってシフト
レジスタREG,の初期化が行われる。 セレクト制御回路SELCは、システムタイミングジェ
ネレータSTGから供給されるタイミング信号および位
相情報P I−1 aの第12ビット〜第14ビットか
らなる情報INTに従い、セレクタSEL?に供給する
セレクト情報S7を切換制御する。 r本実施例の動作』 以下、本実施例による波形発生装置の動作を説明する。 【位相発生部PCの動作】 図示しない鍵盤のいずれかのキーが押下されると、第7
図のタイムチャートに示すように、その直後の演算サイ
クルM,の第Oスロットにおいて、キーオン信号KON
およびキーオンパルスKONPが“!”に立ち上がる。 そして、キーオン信号KONは、以後、押下されたキー
がリリースされるまでの期間、″!″を保持し、キーオ
ンパルスKONPは、演算サイクルM,の期間、“l”
を保持する。この結果、AND回路G,の出力データ、
すなわち、位相情報P I−Iは、強制的に初期化され
て「0」となる。そして、次の演算サイクルの第0スロ
ットになると、初期化された位相情報PI−1(一rO
」)における第Oビット〜第14ビットが、クロックφ
Cに同期し、俺相情報P}[aとしてラッチ回路L A
oに書き込まれる。また、キーオンパルスKONPが
立ち下がり、AND回路GIがイネーブルされる。そし
て、位相情報PI−1aの小数部FllACが全加算器
F A oに入力されてピッチ情報PT C Hと加算
され、加算結果がAND回路G1を介し、位相情報PH
として出力される。そして、次の演算サイクルの第Oス
ロットになると、位相情報P Hの第0ビット〜第14
ビットが、位相情報PIIaとしてラッチ回路L A
oに取り込まれる。 以後、同様に、演算サイクルが繰り返される毎に、ピッ
チ情報P T C Hに褪づいて位相情報P Hおよび
PHaが更新される。 上記動作と並行し、位相情報P I−Iの整数部が基準
アドレス変更月報INTGとしてステツパ部STPにU
(給される。また、位相情報P H aの整数部INT
および小数部PRACが?llf間部OVSに入力され
る。
【アドレスジェネレータADGの動作】アドレスジェネ
レータADGには、予め音色指定に対応したスタートア
ドレスST仝RT1ルーブ開始アドレスL O O I
) Sおよび終了アドレスENDが設定されている。そ
して、鍵盤がキーオン−1−釦fL I−1ifMI
lrl−J−11−−t+− 1et釦尭1bWT’
)(’.から供給される基準アドレス変更情報INTG
に従って基準サンプルアドレスIAが発生されると共に
捕間演算用サンプルアドレスが発生される。 くピッチ判定信号3RD=“O”の場合〉補間演算用ザ
ンプルアドレスの発生方法は、すなわち、ピッチ判定信
号3RDが“0“か゛l”か、すなわち、ピッチ情報P
T C Hがr4J未満であるか否かによって允なる
。まず、311D=“0”の場合の動作を説明する。 キーオン直後の演算サイクルM,の期間、セレクト情報
S。はIllに設定される。また、演算サイクルM,の
第4および第5スロットの期間、セレクト情報SIおよ
びStが共に「0」に設定され、セレクト情報S,が「
Iコに設定される。この結果、全加算iiFA.にスタ
ートアドレスSTARTがセレクタSELOおよびSE
L,を介して人力されると共に固定値rOJがセレクタ
SEL,およびEXOR回路G,を介して入力される。 この結果、加算結果としてスタートアドレスS T ’
A I’t Tが出−h−kh 笛Aマr* +l
k l.− 長L1ブ 々口.,々/+.I′同期して
ラッチ回路LA.に書き込まれる。また、第6スロット
になると、セレクト情報S,は「0」に切り換えられ、
ラッチ回路LA.はスタートアドレスSTAIITを保
持する。そして、演算サイクルM1が終了すると、セレ
クト情報S。は「0」に切り換えられる。演算サイクル
M1の期間中、ミュート信号M U ’I” Eは“0
”であり、ラッチ回路1, A3は出力「0」を維持す
る。 次の演算サイクルM,の第0スロットになると、ラッチ
回路LA.に保持されたアドレスS ’l’ A R′
rが、クロックφCに同期し、ラッチ回路LA,に取り
込まれ、演算ザイクルM,の期間、最初の基準ザンブル
アドレスI A(=WAo=START)として保持さ
れる。また、演算サイクルM,の第0スロットにおいて
、セレクト悄報S4、S,およびS。が共に「1」に切
り換えられるとj(に、ミュート信号MtJTEが“ビ
になってAND回路G.がイネーブルされる。この結果
、全加算雰F A tに、セレクタSEL.およびSE
LSを介して基準サンプルアドレスIA(一WA.)が
入力されると共に、固定値「1」がセレクタSELsを
介して入力される。そして、全加算器F A tから基
準サンプルアドレスI A (= W A o)にrl
Jを加算したアドレスI A゜+1 (−WAO+1
)が出力される。 また、演算ザイクルM,の第0および第1スロットにお
いて、セレクト情報SIは「3」に、セレクトf1′1
報S,は「2」に、セレクト情報S3は「1」に設定さ
れる。この結果、全加算7i F A +に対し、ラッ
ヂ回路L A tに保持された基準ザンブルアドレスI
A(=WA.)がセレクタSEL.を介して入力される
と共に、騒鴎アドレス変更情報I N T Gがセレク
タSEL,を介して入力される。そして、基鵡サンプル
アドレスrA(=WA.)と基準アドレス変更悄報rN
TGとが加算され、全加算’D P A1から加算結果
I A+I NTG(=WA.+ I NTG)が出力
され、セレクタSEL.を介してラッチ回路LA,に与
えられる。 次に第2スロットになると、その時点で全加算呑P A
1からセレクタS E L yを介して与えられてい
た情報!’A+ I NTG(=WA.+ I NTG
)がラッチ回路LA,に書き込まれる。また、全加算器
FA,から出力されAND回路G6を介して与えられて
いた情報( A + 1 (=WAo + I )がラ
ッチ回路LA3に書き込まれる。 そして、第2スロットにおいて、セレクト情報S4はr
OJに切り換えられる。この結果、全加算2+y F
A 2に、ラッチ回路LA3に保持された悄報(WAo
+1)がセレクタSEL.およびSELSを介して人力
されると共に、固定値rlJがセレクタSEL6によっ
て選択されて入力され、全加算器F A *から加算結
果(W A o + 2 )が出力される。そして、加
算結果(WAO+2)は、第4スロットにおいて、クロ
ックφ,によってラッチ回路L A sに書き込まれる
。そして、以後同様に次の演算サイクルM3の第0スロ
ットに至るまでの期間、ラッチ回路LA,の保持データ
がクロツクφ1に同期してインクリメントされる。この
ようにして、基準ザンブルアドレスIA(=WAO)l
こ対し、IA+1、[A+2、IA+3、IA+4から
なる4gの補間演算111サンプルアドレスが発生され
、バツファBUFを介し、波形メモリMEMに伏給され
る。 また、演算ザイクルM!の第2スロットにおいて、セレ
クト情報S1およびS!は共に「1」に切り換えられ、
第2および第3スロットの期間、減算指定信号SUBが
“!”とされる。この結果、終了アドレスENDがセレ
クタSEL,を介し、被加算入力八として全加算器FA
,に入力される。また、第2スロットにおけるラッチ回
路LA,の保持情報(WA0+IN1’G)がセレクタ
S E L tによって選択される。ここで、減算指定
信号SUBが“l゜であるため、全加算”IS P A
Iのキャリイン入力CIは“l”となる。また、セレ
クタSEL,の出力(WA.+1NTG)はEXOR回
路G,によって補数に変換され、全加算器FAIに被加
算人力Bとして入力される。この結果、減算E N D
− (WAO+■NTG)が行われ、減算結果が全加
算器FA1から出力される。この場合、減算結果は正と
なり、信号EQ,およびALBは共に“0”のままであ
る。 次の演算サイクルM3になると、第0スロットにおいて
、ラッチ回路LA.の保持情報(WAO+INTC;)
が、ラッヂ回路LA,に書き込まれ、基準アドレスI
A (=W A o)がWA .(一WA.+ I N
TG)に更新される。そして、以後同様に、演算サイク
ル毎に、ステッパ部STPにより基準サンプルアドレス
IAが更新されると共に、基準サンプノレアドレスIA
に対し、「+1」、「+2」、「+3」、「+4」を加
算したアドレスが柿間演算用サンプルアドレスとして順
次発生され、波形メモリMEMに送られる。また、各演
算サイクルにおいて、基準サンプルアドレスと終了アド
レスENDとの比較が行われる。 <31D=“I”の場合(2オクターブ以上シフトする
場合)におけるイククリメンタ部[NCの動作〉 ピッチ情報P T C I−[が4以上の場合、ピッチ
判定信号3RDが“I゜となる。この場合、第8図に示
すように、キーオン後の2回目の演算サイクルM,以降
の各演算サイクルにおいて、第0および第!スロットの
期間はセレクト情報s.h<「o」とされ、2jS2〜
第7スロットの期間はセレクトf′?I報S.が「!」
とされる。従って、演算サイクルM,の第0スロットに
おいて、全加算器F A tには、基準サンプルアドレ
スIA(この場合、IAはスタートアドレスSTART
に等しい)が被加算入力Aとして人力され、「0」が被
加算人力Bとして入力される。そして、加算結果W A
o (この場合、W八〇はスタートアドレスSTAR
Tに等しい)が第2スロットにおいてラッチ回路LAI
に書き込まれ、バッファBUFを介し、波形メモリME
Mに送られる。 そして、第2〜第7スロットの期間、全加算器FA,の
被加算人力Bは「!」になり、ラッチ回路L A yの
保持情報がインクリメントされる。そして、第4および
第5スロットにおいてWAo+I、第6および第7スロ
ットにおいてW A o + 2、演算サイクルM3の
第Oおよび第1スロットにおいてW A o + 3と
いうように、ラッチ回路LA,から波形メモリMEMに
送られるアドレスが変化する。 以後、演算サイクルM,以降の各演算サイクルにおいて
も、同様の動作が行われる。そして、各演算サイクルに
おいて、当該演算サイクルにおける第2スロットから次
の演算サイクルの第1スロットまでの期間、アドレスI
A,IA+l、IA+2、rA+3(ただし、
レータADGには、予め音色指定に対応したスタートア
ドレスST仝RT1ルーブ開始アドレスL O O I
) Sおよび終了アドレスENDが設定されている。そ
して、鍵盤がキーオン−1−釦fL I−1ifMI
lrl−J−11−−t+− 1et釦尭1bWT’
)(’.から供給される基準アドレス変更情報INTG
に従って基準サンプルアドレスIAが発生されると共に
捕間演算用サンプルアドレスが発生される。 くピッチ判定信号3RD=“O”の場合〉補間演算用ザ
ンプルアドレスの発生方法は、すなわち、ピッチ判定信
号3RDが“0“か゛l”か、すなわち、ピッチ情報P
T C Hがr4J未満であるか否かによって允なる
。まず、311D=“0”の場合の動作を説明する。 キーオン直後の演算サイクルM,の期間、セレクト情報
S。はIllに設定される。また、演算サイクルM,の
第4および第5スロットの期間、セレクト情報SIおよ
びStが共に「0」に設定され、セレクト情報S,が「
Iコに設定される。この結果、全加算iiFA.にスタ
ートアドレスSTARTがセレクタSELOおよびSE
L,を介して人力されると共に固定値rOJがセレクタ
SEL,およびEXOR回路G,を介して入力される。 この結果、加算結果としてスタートアドレスS T ’
A I’t Tが出−h−kh 笛Aマr* +l
k l.− 長L1ブ 々口.,々/+.I′同期して
ラッチ回路LA.に書き込まれる。また、第6スロット
になると、セレクト情報S,は「0」に切り換えられ、
ラッチ回路LA.はスタートアドレスSTAIITを保
持する。そして、演算サイクルM1が終了すると、セレ
クト情報S。は「0」に切り換えられる。演算サイクル
M1の期間中、ミュート信号M U ’I” Eは“0
”であり、ラッチ回路1, A3は出力「0」を維持す
る。 次の演算サイクルM,の第0スロットになると、ラッチ
回路LA.に保持されたアドレスS ’l’ A R′
rが、クロックφCに同期し、ラッチ回路LA,に取り
込まれ、演算ザイクルM,の期間、最初の基準ザンブル
アドレスI A(=WAo=START)として保持さ
れる。また、演算サイクルM,の第0スロットにおいて
、セレクト悄報S4、S,およびS。が共に「1」に切
り換えられるとj(に、ミュート信号MtJTEが“ビ
になってAND回路G.がイネーブルされる。この結果
、全加算雰F A tに、セレクタSEL.およびSE
LSを介して基準サンプルアドレスIA(一WA.)が
入力されると共に、固定値「1」がセレクタSELsを
介して入力される。そして、全加算器F A tから基
準サンプルアドレスI A (= W A o)にrl
Jを加算したアドレスI A゜+1 (−WAO+1
)が出力される。 また、演算ザイクルM,の第0および第1スロットにお
いて、セレクト情報SIは「3」に、セレクトf1′1
報S,は「2」に、セレクト情報S3は「1」に設定さ
れる。この結果、全加算7i F A +に対し、ラッ
ヂ回路L A tに保持された基準ザンブルアドレスI
A(=WA.)がセレクタSEL.を介して入力される
と共に、騒鴎アドレス変更情報I N T Gがセレク
タSEL,を介して入力される。そして、基鵡サンプル
アドレスrA(=WA.)と基準アドレス変更悄報rN
TGとが加算され、全加算’D P A1から加算結果
I A+I NTG(=WA.+ I NTG)が出力
され、セレクタSEL.を介してラッチ回路LA,に与
えられる。 次に第2スロットになると、その時点で全加算呑P A
1からセレクタS E L yを介して与えられてい
た情報!’A+ I NTG(=WA.+ I NTG
)がラッチ回路LA,に書き込まれる。また、全加算器
FA,から出力されAND回路G6を介して与えられて
いた情報( A + 1 (=WAo + I )がラ
ッチ回路LA3に書き込まれる。 そして、第2スロットにおいて、セレクト情報S4はr
OJに切り換えられる。この結果、全加算2+y F
A 2に、ラッチ回路LA3に保持された悄報(WAo
+1)がセレクタSEL.およびSELSを介して人力
されると共に、固定値rlJがセレクタSEL6によっ
て選択されて入力され、全加算器F A *から加算結
果(W A o + 2 )が出力される。そして、加
算結果(WAO+2)は、第4スロットにおいて、クロ
ックφ,によってラッチ回路L A sに書き込まれる
。そして、以後同様に次の演算サイクルM3の第0スロ
ットに至るまでの期間、ラッチ回路LA,の保持データ
がクロツクφ1に同期してインクリメントされる。この
ようにして、基準ザンブルアドレスIA(=WAO)l
こ対し、IA+1、[A+2、IA+3、IA+4から
なる4gの補間演算111サンプルアドレスが発生され
、バツファBUFを介し、波形メモリMEMに伏給され
る。 また、演算ザイクルM!の第2スロットにおいて、セレ
クト情報S1およびS!は共に「1」に切り換えられ、
第2および第3スロットの期間、減算指定信号SUBが
“!”とされる。この結果、終了アドレスENDがセレ
クタSEL,を介し、被加算入力八として全加算器FA
,に入力される。また、第2スロットにおけるラッチ回
路LA,の保持情報(WA0+IN1’G)がセレクタ
S E L tによって選択される。ここで、減算指定
信号SUBが“l゜であるため、全加算”IS P A
Iのキャリイン入力CIは“l”となる。また、セレ
クタSEL,の出力(WA.+1NTG)はEXOR回
路G,によって補数に変換され、全加算器FAIに被加
算人力Bとして入力される。この結果、減算E N D
− (WAO+■NTG)が行われ、減算結果が全加
算器FA1から出力される。この場合、減算結果は正と
なり、信号EQ,およびALBは共に“0”のままであ
る。 次の演算サイクルM3になると、第0スロットにおいて
、ラッチ回路LA.の保持情報(WAO+INTC;)
が、ラッヂ回路LA,に書き込まれ、基準アドレスI
A (=W A o)がWA .(一WA.+ I N
TG)に更新される。そして、以後同様に、演算サイク
ル毎に、ステッパ部STPにより基準サンプルアドレス
IAが更新されると共に、基準サンプノレアドレスIA
に対し、「+1」、「+2」、「+3」、「+4」を加
算したアドレスが柿間演算用サンプルアドレスとして順
次発生され、波形メモリMEMに送られる。また、各演
算サイクルにおいて、基準サンプルアドレスと終了アド
レスENDとの比較が行われる。 <31D=“I”の場合(2オクターブ以上シフトする
場合)におけるイククリメンタ部[NCの動作〉 ピッチ情報P T C I−[が4以上の場合、ピッチ
判定信号3RDが“I゜となる。この場合、第8図に示
すように、キーオン後の2回目の演算サイクルM,以降
の各演算サイクルにおいて、第0および第!スロットの
期間はセレクト情報s.h<「o」とされ、2jS2〜
第7スロットの期間はセレクトf′?I報S.が「!」
とされる。従って、演算サイクルM,の第0スロットに
おいて、全加算器F A tには、基準サンプルアドレ
スIA(この場合、IAはスタートアドレスSTART
に等しい)が被加算入力Aとして人力され、「0」が被
加算人力Bとして入力される。そして、加算結果W A
o (この場合、W八〇はスタートアドレスSTAR
Tに等しい)が第2スロットにおいてラッチ回路LAI
に書き込まれ、バッファBUFを介し、波形メモリME
Mに送られる。 そして、第2〜第7スロットの期間、全加算器FA,の
被加算人力Bは「!」になり、ラッチ回路L A yの
保持情報がインクリメントされる。そして、第4および
第5スロットにおいてWAo+I、第6および第7スロ
ットにおいてW A o + 2、演算サイクルM3の
第Oおよび第1スロットにおいてW A o + 3と
いうように、ラッチ回路LA,から波形メモリMEMに
送られるアドレスが変化する。 以後、演算サイクルM,以降の各演算サイクルにおいて
も、同様の動作が行われる。そして、各演算サイクルに
おいて、当該演算サイクルにおける第2スロットから次
の演算サイクルの第1スロットまでの期間、アドレスI
A,IA+l、IA+2、rA+3(ただし、
【Aは当
該演算サイクルにおける基準サンプルアドレス)が順次
発生され、波形メモリMEMに送られる。 くループ折り返しに伴う基準サンプルアドレス■Aある
いは補間演算用サンプルアドレスの変更処理〉 基準サンプルアドレスIAの更新が繰り返された結果、
例えば、ある演算サイクルMjにおいて、第9図に示す
ように、基準サンプルアドレスIAが終了アドレスEN
Dの「1コだけ前のアドレスWAn−1になったとする
。この場合、基準サンプルアドレス変更情報I N T
Gが例えば「2」であるすると、情報INTGと基準
サンプルアドレスWAn−+との加算結果は終了アドレ
スENDを越えてしまう。この場合、上記加算結果が終
了アドレスENDを越える超過分Δをループスタートア
ドレスLOOPSに加算したアドレスを基準ザンプルア
ドレスIAとすべきである。 また、インクリメンタ部INCにおいて、補間演算用ザ
ン゛ブルの各アドレスIA+I〜IA+4を発生した場
合に、発生されたアドレスが終了アドレスENDを越え
てしまう場合がある。例えば第10図に示すように、あ
る演算サイクルMjにおいて、基準サンプルアドレスI
Aが終了アドレスENDの「2」だけ前のアドレスW
A n−tになったとする。この場合、アドレスIA+
2が終了アドレスENDに一致するので、このアドレス
rA十2を発生した後は、アドレスとしてLOOPS,
LOOPS+ 1を順次発生しなけらばならない。 むお、このようなアドレス発生方法を、以下、便宜上、
アドレスのループ折り返し発生と呼ぶ。 ステッパ部STPでは、各演算サイクルにおいて基準サ
ンプルアドレスIAの監視が行われ、基準サンプルアド
レスIAが終了アドレスENDを越えそうな場合、基準
サンプルアドレスIAの折り返し発生が行われる。また
、インクリメンタ部INCでは、各演算サイクル毎に、
発生される個々の補間演算用サンプルアドレスの監視が
行われ、サンプルアドレスが終了アドレスENDを越え
そうな場合、サンプルアドレスの折り返し発生が行われ
る。 まず、第1!図のタイムヂャートを参胆し、基準アドレ
スfAのループ折り返し発生が行われる場合のステッパ
部STPの動作を説明する。演算ザイクルMjにおいて
法準ザンブルアドレスIAがW A n − lになっ
たとすると、演算ザイクルMjの第2スロットにおいて
、全加算器FA.の保持内容(よW A n−I+ I
N T Gに更新される。そして、第2および第3ス
ロットの期間、減算指定信号Sunが“l”となること
により、加算器F A 1によって減算END−(WA
n−.+I NTG)が実行され、減算結果−△(この
場合、一△は負の数となる)が出力される。この減算結
果一△は第4スロットにおいてラッチ回路LA,に書き
込まれる。 一方、上記減算結果−△が負となるため、全加算2’i
F A 1から出力される信号AI,Bが第2お上び
第3スロットの期間“1”になる。この結果、システム
タイミングジェネレータSTGによって、第4および第
5スロットの期間、減算指示信号SUBが“l”にされ
る。また、第4スロットにおいて、セレクト情報SIが
「0」に切り換えられ、ループスタートアドレスLOO
PSがセレクタSEL0およびSEL.を介し、全加算
器FA.に披加算入力Aとして供給される。ことため、
全加算4F A +によって、ループスタートアドレス
LOOpsとラッヂ回路LA,の保持情報−△との減算
処理、ずなわち、LOOPS−(一△)= L O O
PS+△が実行され、処理結果が第6スロットにおい
てラッヂ回路LA,に書き込まれる。そして、次の演算
サイクルM3+,の第1スロットにおいてラッヂ回路L
A tにLOOPS+△が基鵡サンプルアドレスIA
として書き込まれる。そして、以後、同様に演算サイク
ルが繰り返される毎に、基準サンプルアドレスI八が更
新される。 なお、インクリメンタ部INGでは、上述と同様、駁準
アドレスIAに基づいて、補間用ザンブノレのアドレス
【A+1、IA+2、■A+3、■A+4が発生され(
判定信号3RDが“0”の場合)、波形メモリMEMに
供給される。 次1.−、第12図のタイムチャートを参ル貧し、補間
演算用サンプルアドレスのループ折り返し発生が行われ
る場合のインクリメンタ部INGの動作を説明する。上
記のように、演算サイクルMjにおいて基準サンプルア
ドレスT A h<W A n−tになったとすると、
演算サイクルMjの第4スロットにおいて、ラッチ回路
L A zの保持情報がWAn−,+2となり、終了ア
ドレスENDと等しくなる。そして、箪4および第5ス
ロットの期間、比較器CMPの出力信号EQ2が“1”
になる。この結果、タイミング制御回路CTIによって
第4および第5スロットの期間、セレクト情報S,およ
びS6がrOJに切り換えられ、全加算器F A tに
は、ループスタートアドレスLOOPSおよび固定値「
0」が人力され、加算結果としてLOOPSが出力され
る。そして、第6スロットにおいて、ラッチ回路LA3
の保持情報がLOOPSによって更新される。また、第
6スロットにおいてセレクト情報S6はrlJに戻され
、ラッチ回路LA,の保持情報(まLOOPS+1とな
る。 [ Jiff間部OVSの動作】 次に、第13図および第14図のタイムチャートを参照
し、補間部0■Sの動作を説明する。 第13図における(a)〜(e)は、基準サンプルアド
レス変更情報rNTGが各々「0」〜「4」である場合
に、波形メモリMEMから読み出されるサンプルを示す
。ただし、第13図の(a)〜(e)は、各場合共、演
算サイクルMiにおいて基準ザンブルアドレス[Aがk
となったことを前提として書かれており、Wkは基準サ
ンプルアドレスIA=kにおけるサンプル、Wk+.は
アドレスkよりら1番地後の番地のサンプル、Wk−,
はアドレスkよりら1番地前の番地のサンプルを示して
いる。他のザンプルについても同様である。 波形メモリMEMから読み出されたザンブルは、クロッ
クφ1に同期し、レジスタDL,に入力され、レジスタ
DL,、DL,に順次シフトされる。従つて、INTG
=rOJ〜「3」の場合、演算ザイクルMiの第2スロ
ットに波形メモリMEMから読み出されたザンプルWk
+,は、3スロット遅延され、演算ザイクルM i+,
の第0スロットにレジスタDL 2から出力される。ま
た、l NT(1;が「4」の場合、演算サイクルMi
+,の第0スロットにおいて、ザンブルWkがレジスタ
DL,から出力される。 そして、演算サイクルMj+,の第1スロットの期間、
口−ド信号LDは“l”とされる。この結果、レジスタ
flEG.がパラレルモ〜ドに設定される。 また、ロード信号UD(信号値“1”)によってAND
回路G7がイネーブルされ、レジスタDL,の出力Wk
+.(r NTG=rOJ 〜「3Jの場合)がAND
回路G7およびOi1回路G,を介し、セレクタSEL
7の第0人カボートに人力される。そして、第2スロッ
トになると、第1スロットにおける波形メモリMEMか
らの波形続出偵およびレジスタDL Q、レジスタDL
+の各保持情報が、クロックφ。 に同I’ll L、パラレルにレジスタREG.にロー
ドされる。そして、第3スロット以降、クロックφ。に
同期し、レジスタREGIからシリアルに記憶悄報が読
み出され、OR回路G6を介し、セレクタS E L
7の第O入カボートに供給される。 従って、INTG=「O」〜「3」の場合、演算ザイク
ルMi+.の第2スロット〜第5スロットにかけて、セ
レクタSEL?の第O人カボートにザンブルWk+いW
k + t、Wk+s、W k+4が順次世給される
。また、INTG=r4Jの場合は第2スロット〜第5
スロットにかけてサンプルWkSWk+l、Wk+,、
W k+3が順次供給される。 ここで、セレクト情報SLCは、第13図の(r)〜(
Dに示すように、各演算サイクルの第1スロット〜第4
スロットの期間「1」に、第5スロットの期間「6」に
設定される。また、第6スロット、第7スロットおよび
第Oスロットの各期間は、位相h!? 報P I−T
aの整数部INT−rOJの場合(よSI,C=「5」
に、I NT =rl Jの場合はSLC=r4Jに、
[NT=r2Jf7)場合はS L C = r3’J
l,:、I N T =「3」の場合はSLC=r2J
に、INTが「4」以上の場合はSLC=rl.Jに設
定される。 従って、各演算サイクルにおける第1スロット〜第4ス
ロットの期間は、OR回路G8から供給されるサンプル
がセレクタSEL,を介しレジスタDL3に人力される
。この結果、基準サンプルアドレス変更情報INTGが
「3」以下の場合、演算ザイクルM i + 1の第2
スロット〜第5スロットの期間、レジスタDL3にサン
プルW k ” +、W k + t、W k+.、W
k+.がクロックφ。に同期し、順次書き込まれる。 また、レジスタDL.の出力はシフトレノスタREG,
に入力され、クロツクφ。に同期してステージ間をシフ
トする。一方、基準サンプルアドレス変更情報INTG
が「4」以上の場合、第2スロット〜第5スロットにお
いて、レジスタD L y Jこは、サンプノレWk,
Wk+,, wk+t、W k+,が順次書き込まれ
る。 そして、第5スロットにおいて、セレクト情報SLCが
「6」とされろ結果、第6スロットにおいてレノスタD
L3に固定値「0」が書き込まれる。 そして、レジスタD L 3の出力はシフトレジスタI
? E C ,に入力される。 各演算サイクルの第6スロット〜次の演算サイクルの第
Oスロットまでの期間は、位相情報P Haの整数部I
NTによってセレクト情報SL,Cが設定されるので、
情報INTに対応し、各々異なった動作が行われる。な
お、情報INTは、基準サンプルアドレスINT(1;
に比べて!演算サイクルだけ位相の遅れた情報であるが
、通常、INTINTGと考えて差し支えない。従って
、以下では、第14図のタイムチャートを参熱し、(a
)基準アドレス変更情報INTG=rOJ、(b)IN
TG =rl J、(c)INTG=r2J、(d)T
NTG=r3」、(e)r NT G =r4 Jおよ
び(f)rNTG=’r5J以上の各場合に分けて?i
lt fifl部OVSの動作を説明する。 (a)INTG=rOJ 各演算サイクルの第6スロット〜次の演算ザイクルの第
Oスロットまでの期間、シフトレジスタREG,の第6
ステージ出力X8がセレクタSEL7によって選択され
、レジスタDL,に与えられる。 そして、各スロットにおけるセレクタS E L ?の
出力は、その次のスロットにおいてレジスタDL,に書
き込まれる。すなわち、レノスタD L sの出力は、
7スロット遅延されてレジスタD L 3に再人力され
る。 そして、このような処理が行われる結果、演算サイクル
Mi+1の第7スロットではサンプルWk−,が、次の
演算サイクルM i+,の第Oスロットで(よサンプル
WL,が、第1スロットではザンブルWkがレノスタD
L.に書き込まれる。ここで、サンプルWk−t, W
k−,、Wkは、各々、演算サイクルMi+,より前の
演算サイクルにおいて、波形メモリMEMから読み出さ
れてシフトレジスタREG,に書き込まれたものである
。なお、これらのザンブルの書き込み動作については、
図示が省略されている。 そして、演算サイクルM i+tの第2スロット〜第5
スロットの期間では、再びOR回路G8からU(給され
る新たな4個のサンプルが順次レジスタDL,に書き込
まれる。この場合、双準サンプルアドレス変更情報IN
TGがrOJであるため、演算サイクルが切り換わって
も、前サイクルと同じく、サンプルWk+,、W k+
t、Wk+t、W k+,がoR回路G8から出力され
、レジスタDL.に順次書き込まれる。そして、第6ス
ロットになると、固定値「0」がレジスタDLRに書き
込まれる。 このような処理が行われることにより、演算ザイクルM
i+1の第7スロット〜演算ザイクルMi+,の第5ス
ロットにかけて、補間演算用ザンブルWk−. Wk−
.、Wk, Wk+.、W k+,、Wk+,、W k
+.がレジスタDL.から捕間演算器1{ K +.:
IMf次供給される。また、各補間演算用ザンプルの
供給に同期し、係数メモリCMから補間演算IIKに補
間係数が供給される。この場合、ピッチ判定信号311
Dが“0”であるため、位相h”t報PHaの小数部F
’llACに応じた6次補間用の7個の補間係数が係数
メモリCMから読み出される。そして、補間演算C H
Kによって、補間演算用サンプル列とhff間係数列
との畳み込み演算が行われる。このようにして、第15
図(a)に示すザンプルVakの補間演算が行われる。 ここで、長さF1が位相情t[aPIraの小数部PR
ACに対応している。そして、演算結果がレジスタDL
.に取り込まれ、再生波形として出力される。 そして、INTG−rOJであるため、次の演算ザイク
ルMi+3の第2スロットから第5スロットにおいてら
、ザンブル列Wk+,、W k+,、W k+s、W
k+.がレジスタD L 3に書き込まれ、第7スロッ
ト〜演算サイクルM i+,の第5スロットにかけて、
前回と同じく、補間演算用サンプル列W k−,、Wk
, Wk, Wk+,、W k+,、Wk+.、W k
+.が出力される。この場合、位相情報P L[ aの
小数部PRACは、前cX算サイクルの時よりもピッチ
情報PTC I−1の小数部相当大きくなっている。従
って、第15図(a)の長さF,に対応した補間係数が
係数メモリCMから読み出され、補間演算が行われる。 (b)INTG=rlJの場合 この場合、各演算ザイクルの第6スロット〜次の演算ザ
イクルの第0スロットまでの期間、シフトレジスタRE
G,の第5ステージ出力X,がセレhlycDT l
− 1− f:4?IIJ−(h!Mf +,:5
−/bDL3の出力は、6スロット遅延されてレジスタ
DL,に再入力される。 従って、演算サイクルMi+,の第7スロットではサン
プルWk−,が、次の演算サイクルMi+,の第0スロ
ットではサンプルWkが、第1スロットではサンプルW
k+,がレジスタDL3に書き込まれる。 そして、基準サンプルアドレス変更情報I N 1”
GがrlJであるため、演算サイクルMi+,の第2ス
ロット〜第5スロットの期間、サンプル列W k+,、
Wk+,、W k+,、W k+,が、レジスタD L
3 1こ書き込まれる。 この結果、演算サイクルM i+1の第7スロット〜演
算サイクルMi+,の第5スロットにかけて、Nli間
演算用サンプルWk−,、Wk, Wk+.、W k+
,、Wk+。、Wk+いW k + sがレジスタDL
,から補間演算器H Kに順次0(給され、これと同期
し、係数メモリCMから捕間演算器H K I.:?i
ff間係数が伏給される。この場合もピッチ判定信号3
11Dが“0”であるため、位相情報PHaの小数部F
r{ACに応Mから読み出される。そして、補間演算器
H Kによって、補間演算用サンプル列と補間係数列と
の畳み込み演算が行われ、第15図(b)に示すサンプ
ルVbkの補間演算が行われる。ここで、長さFbが位
相情報P I−1 aの小数部PRACに対応している
。そして、演算結果がレジスタDL.に取り込まれ、再
生波形として出力される。 そして、次の演算サイクルMi十,の第2スロットから
第5スロットにおいて、サンプル列Wk十いWk+t,
Wk+y、W k+.がレジスタDL.に書き込まれ
、第7スロット〜演算サイクルMi+.の第5スロット
にかけて、補間演算用サンプル列Wk,Wk+,、W
k+.、W k+3、Wk十〇W k+s、Wk+.が
補間演算なH Kに人力され、6次補間演算が行われ、
第15図(b)におけるザンプルVbk+.が求められ
る。 (c)INTG=r2Jの場合 この場合も上述したINTG=rlJの場合と同様の動
作となる。ただし、レジスタDL.の出力は、5スロッ
ト遅延されてレジスタDL.に再入力されるので、演算
サイクルM i+1の第7スロット〜演算サイクノレM
i+1の第5スロットにおいて、補間演算用サンプルW
kSWk++、W k + 2、W k+.、Wk+い
W k + s、W k+,がレジスタD L 3から
補間演算器H Kに順次Ol−給され、第15図(c)
に示すサンプルVckの補間演算が行われる。そして、
257スロット〜演算ザイクルMi+sの第5スロット
にかけて、補間演算用サンプル列Wk+,、W k+,
、Wk十〇W k+6、W k+.、Wk+t、W k
+.が補間演算酉H Kに入力され、6次補間演算が行
われ、第15図(C)におけるサンプルV ck+.が
求められる。 (d)rNTc;=r3Jの場合 この場合、演算サイクルM i+1の第7スa−tト〜
演算サイクルMi+,の第5スロットにおいては、補間
演算用サンプルWk+,、W k+,、Wk+,、Wk
十〇W k+5、w k+.、W k+,がレジスタD
L,からNlr間演算器1−I Kに供給され、第15
図(d)に示すザンプルVdkの補間演算が行われる。 そして、第7スロット〜演算サイクルMissの第5ス
ロットにかけて、補間演算用サンプル列Wk+いW k
’s、Wk+.、Wk+7、W k+,、Wk+9、w
k+IQがNli間演算器1−I Kに人力され、6次
補間演算が行われ、第1511iU(<I)l.:お(
ナるサンブノレV dk十,が求められる。 (c)INTG=r4Jの場合 この場合、基準サンプルアドレスIAがkの場合、補間
演算用サンプルアドレスは、k,k+I,k+3、k+
4の4個となる。従って、演算サイクルMiでは、サン
プルWk−Wk+,がレジスタDL,から出力され、演
算サイクルM i+,では、演算ササンプルW k+4
〜W k+,がレジスタDL!から出力される。そして
、演算サイクルMiの第2スロット〜第5スロットにお
いては、補間演算用サンプルWk,Wk+いW k +
t、W k+,がレジスタD L sから補間演算D
H Kに供給される。ここで、ピッチ判定信号3rt
Dが“l゜であるため、第7スロット〜演算サイクルM
i+,の第1スロット期間にレジスタD L sから
出力されるサンプルは補間演算器トfKによって無視さ
れる。そして、lIlf間演算器HKでは、サンプルW
k. Wk+,、W k + t、W k+.を用サン
プルVekの補間演算が行われる。そして、演算サイク
ノレMi+,では、サンプノレ列Wk十〇W k+,、
W k + e、W k + 7を用いて6次補間演算
が行われ、第15図(e)におけるサンプルV ek+
+が求められる。 (DI NT G =r5 J以上(D’JS合基準サ
ンプルアドレス変更情報INTGが異なると、演算サイ
クルが変わった場合に、補間部OV S i.: (J
u給されるサンプルの位相シフト量が変化する。しかし
、INTOが「5」以上の場合、前述のINTGが「4
」の場合と本質的に全く同様な処理が行われ、基準サン
プルアドレスIAの直前lサンプルおよび直後3サンプ
ルを用いた3次補間演算が行われる。 さて、この波形発生装置では、波形メモリMEMに記憶
したサンプルを逆転再生することができるようになって
いる。この逆転再生を行う場合、キーオン後の最初の演
算サイクルにおいて、セレクト情報Slを「1」、セレ
クト情報S,をrOJにして基準サンプルアドレスrA
を終了アドレスEN準サンプルアドレスIAを更新する
場合は、減算指定信号SUBを“l”にする。このよう
にすることで、基準サンプルアドレスIAが演算サイク
ル毎にINTGずつデクリメントされる。また、インク
リメンタ部INCにおいて補間演算用ザンブルアドレス
を発生する場合、セレクト情報S6を「2」にし、基準
ザンブルアドレスIAを逐次デクリメントしたアドレス
を発生ずる。このように、通常再生時に対し、各セレク
ト情報および減算指定情報SUBの制御方法を変更する
のみにより、波形メモリMEMに記憶された波形を時間
的に逆転した波形を所望のピッチで発生ずることができ
る。 なお、上述した実施例では、ピッチ情報に応じて6次補
間と3次補間に切り換える場合を説明したが、補間次数
は実現しようとするシステムの処理速度、要求される鯖
度に応じ、任意に決定することができる。また、本発明
を応用することにより、ピッチ情報に応じて2段階に切
り換えるのみならず、3段階以上に切り換えることも可
能である。また、本発明は補間演算の種類の制約を受け
るものではなく、ラグランジュ補間等、数学等で用いら
れる各種演算方法を必要に応じて任意に適用し得る。 「発明の効果」 以上説明したように、この発明による波形発生装置によ
れば、補間演算の演算態様を切り換えることができるの
で、原ピッチに対する再生ピッチの比が大きい場合にお
いても波形メモリからサンプルを読み出す速度に無理な
要求が生ずることなく、かつ、再生鯖度を犠牲にするこ
となく、再生波形の波形値を補間演算することができる
という効果がある。
該演算サイクルにおける基準サンプルアドレス)が順次
発生され、波形メモリMEMに送られる。 くループ折り返しに伴う基準サンプルアドレス■Aある
いは補間演算用サンプルアドレスの変更処理〉 基準サンプルアドレスIAの更新が繰り返された結果、
例えば、ある演算サイクルMjにおいて、第9図に示す
ように、基準サンプルアドレスIAが終了アドレスEN
Dの「1コだけ前のアドレスWAn−1になったとする
。この場合、基準サンプルアドレス変更情報I N T
Gが例えば「2」であるすると、情報INTGと基準
サンプルアドレスWAn−+との加算結果は終了アドレ
スENDを越えてしまう。この場合、上記加算結果が終
了アドレスENDを越える超過分Δをループスタートア
ドレスLOOPSに加算したアドレスを基準ザンプルア
ドレスIAとすべきである。 また、インクリメンタ部INCにおいて、補間演算用ザ
ン゛ブルの各アドレスIA+I〜IA+4を発生した場
合に、発生されたアドレスが終了アドレスENDを越え
てしまう場合がある。例えば第10図に示すように、あ
る演算サイクルMjにおいて、基準サンプルアドレスI
Aが終了アドレスENDの「2」だけ前のアドレスW
A n−tになったとする。この場合、アドレスIA+
2が終了アドレスENDに一致するので、このアドレス
rA十2を発生した後は、アドレスとしてLOOPS,
LOOPS+ 1を順次発生しなけらばならない。 むお、このようなアドレス発生方法を、以下、便宜上、
アドレスのループ折り返し発生と呼ぶ。 ステッパ部STPでは、各演算サイクルにおいて基準サ
ンプルアドレスIAの監視が行われ、基準サンプルアド
レスIAが終了アドレスENDを越えそうな場合、基準
サンプルアドレスIAの折り返し発生が行われる。また
、インクリメンタ部INCでは、各演算サイクル毎に、
発生される個々の補間演算用サンプルアドレスの監視が
行われ、サンプルアドレスが終了アドレスENDを越え
そうな場合、サンプルアドレスの折り返し発生が行われ
る。 まず、第1!図のタイムヂャートを参胆し、基準アドレ
スfAのループ折り返し発生が行われる場合のステッパ
部STPの動作を説明する。演算ザイクルMjにおいて
法準ザンブルアドレスIAがW A n − lになっ
たとすると、演算ザイクルMjの第2スロットにおいて
、全加算器FA.の保持内容(よW A n−I+ I
N T Gに更新される。そして、第2および第3ス
ロットの期間、減算指定信号Sunが“l”となること
により、加算器F A 1によって減算END−(WA
n−.+I NTG)が実行され、減算結果−△(この
場合、一△は負の数となる)が出力される。この減算結
果一△は第4スロットにおいてラッチ回路LA,に書き
込まれる。 一方、上記減算結果−△が負となるため、全加算2’i
F A 1から出力される信号AI,Bが第2お上び
第3スロットの期間“1”になる。この結果、システム
タイミングジェネレータSTGによって、第4および第
5スロットの期間、減算指示信号SUBが“l”にされ
る。また、第4スロットにおいて、セレクト情報SIが
「0」に切り換えられ、ループスタートアドレスLOO
PSがセレクタSEL0およびSEL.を介し、全加算
器FA.に披加算入力Aとして供給される。ことため、
全加算4F A +によって、ループスタートアドレス
LOOpsとラッヂ回路LA,の保持情報−△との減算
処理、ずなわち、LOOPS−(一△)= L O O
PS+△が実行され、処理結果が第6スロットにおい
てラッヂ回路LA,に書き込まれる。そして、次の演算
サイクルM3+,の第1スロットにおいてラッヂ回路L
A tにLOOPS+△が基鵡サンプルアドレスIA
として書き込まれる。そして、以後、同様に演算サイク
ルが繰り返される毎に、基準サンプルアドレスI八が更
新される。 なお、インクリメンタ部INGでは、上述と同様、駁準
アドレスIAに基づいて、補間用ザンブノレのアドレス
【A+1、IA+2、■A+3、■A+4が発生され(
判定信号3RDが“0”の場合)、波形メモリMEMに
供給される。 次1.−、第12図のタイムチャートを参ル貧し、補間
演算用サンプルアドレスのループ折り返し発生が行われ
る場合のインクリメンタ部INGの動作を説明する。上
記のように、演算サイクルMjにおいて基準サンプルア
ドレスT A h<W A n−tになったとすると、
演算サイクルMjの第4スロットにおいて、ラッチ回路
L A zの保持情報がWAn−,+2となり、終了ア
ドレスENDと等しくなる。そして、箪4および第5ス
ロットの期間、比較器CMPの出力信号EQ2が“1”
になる。この結果、タイミング制御回路CTIによって
第4および第5スロットの期間、セレクト情報S,およ
びS6がrOJに切り換えられ、全加算器F A tに
は、ループスタートアドレスLOOPSおよび固定値「
0」が人力され、加算結果としてLOOPSが出力され
る。そして、第6スロットにおいて、ラッチ回路LA3
の保持情報がLOOPSによって更新される。また、第
6スロットにおいてセレクト情報S6はrlJに戻され
、ラッチ回路LA,の保持情報(まLOOPS+1とな
る。 [ Jiff間部OVSの動作】 次に、第13図および第14図のタイムチャートを参照
し、補間部0■Sの動作を説明する。 第13図における(a)〜(e)は、基準サンプルアド
レス変更情報rNTGが各々「0」〜「4」である場合
に、波形メモリMEMから読み出されるサンプルを示す
。ただし、第13図の(a)〜(e)は、各場合共、演
算サイクルMiにおいて基準ザンブルアドレス[Aがk
となったことを前提として書かれており、Wkは基準サ
ンプルアドレスIA=kにおけるサンプル、Wk+.は
アドレスkよりら1番地後の番地のサンプル、Wk−,
はアドレスkよりら1番地前の番地のサンプルを示して
いる。他のザンプルについても同様である。 波形メモリMEMから読み出されたザンブルは、クロッ
クφ1に同期し、レジスタDL,に入力され、レジスタ
DL,、DL,に順次シフトされる。従つて、INTG
=rOJ〜「3」の場合、演算ザイクルMiの第2スロ
ットに波形メモリMEMから読み出されたザンプルWk
+,は、3スロット遅延され、演算ザイクルM i+,
の第0スロットにレジスタDL 2から出力される。ま
た、l NT(1;が「4」の場合、演算サイクルMi
+,の第0スロットにおいて、ザンブルWkがレジスタ
DL,から出力される。 そして、演算サイクルMj+,の第1スロットの期間、
口−ド信号LDは“l”とされる。この結果、レジスタ
flEG.がパラレルモ〜ドに設定される。 また、ロード信号UD(信号値“1”)によってAND
回路G7がイネーブルされ、レジスタDL,の出力Wk
+.(r NTG=rOJ 〜「3Jの場合)がAND
回路G7およびOi1回路G,を介し、セレクタSEL
7の第0人カボートに人力される。そして、第2スロッ
トになると、第1スロットにおける波形メモリMEMか
らの波形続出偵およびレジスタDL Q、レジスタDL
+の各保持情報が、クロックφ。 に同I’ll L、パラレルにレジスタREG.にロー
ドされる。そして、第3スロット以降、クロックφ。に
同期し、レジスタREGIからシリアルに記憶悄報が読
み出され、OR回路G6を介し、セレクタS E L
7の第O入カボートに供給される。 従って、INTG=「O」〜「3」の場合、演算ザイク
ルMi+.の第2スロット〜第5スロットにかけて、セ
レクタSEL?の第O人カボートにザンブルWk+いW
k + t、Wk+s、W k+4が順次世給される
。また、INTG=r4Jの場合は第2スロット〜第5
スロットにかけてサンプルWkSWk+l、Wk+,、
W k+3が順次供給される。 ここで、セレクト情報SLCは、第13図の(r)〜(
Dに示すように、各演算サイクルの第1スロット〜第4
スロットの期間「1」に、第5スロットの期間「6」に
設定される。また、第6スロット、第7スロットおよび
第Oスロットの各期間は、位相h!? 報P I−T
aの整数部INT−rOJの場合(よSI,C=「5」
に、I NT =rl Jの場合はSLC=r4Jに、
[NT=r2Jf7)場合はS L C = r3’J
l,:、I N T =「3」の場合はSLC=r2J
に、INTが「4」以上の場合はSLC=rl.Jに設
定される。 従って、各演算サイクルにおける第1スロット〜第4ス
ロットの期間は、OR回路G8から供給されるサンプル
がセレクタSEL,を介しレジスタDL3に人力される
。この結果、基準サンプルアドレス変更情報INTGが
「3」以下の場合、演算ザイクルM i + 1の第2
スロット〜第5スロットの期間、レジスタDL3にサン
プルW k ” +、W k + t、W k+.、W
k+.がクロックφ。に同期し、順次書き込まれる。 また、レジスタDL.の出力はシフトレノスタREG,
に入力され、クロツクφ。に同期してステージ間をシフ
トする。一方、基準サンプルアドレス変更情報INTG
が「4」以上の場合、第2スロット〜第5スロットにお
いて、レジスタD L y Jこは、サンプノレWk,
Wk+,, wk+t、W k+,が順次書き込まれ
る。 そして、第5スロットにおいて、セレクト情報SLCが
「6」とされろ結果、第6スロットにおいてレノスタD
L3に固定値「0」が書き込まれる。 そして、レジスタD L 3の出力はシフトレジスタI
? E C ,に入力される。 各演算サイクルの第6スロット〜次の演算サイクルの第
Oスロットまでの期間は、位相情報P Haの整数部I
NTによってセレクト情報SL,Cが設定されるので、
情報INTに対応し、各々異なった動作が行われる。な
お、情報INTは、基準サンプルアドレスINT(1;
に比べて!演算サイクルだけ位相の遅れた情報であるが
、通常、INTINTGと考えて差し支えない。従って
、以下では、第14図のタイムチャートを参熱し、(a
)基準アドレス変更情報INTG=rOJ、(b)IN
TG =rl J、(c)INTG=r2J、(d)T
NTG=r3」、(e)r NT G =r4 Jおよ
び(f)rNTG=’r5J以上の各場合に分けて?i
lt fifl部OVSの動作を説明する。 (a)INTG=rOJ 各演算サイクルの第6スロット〜次の演算ザイクルの第
Oスロットまでの期間、シフトレジスタREG,の第6
ステージ出力X8がセレクタSEL7によって選択され
、レジスタDL,に与えられる。 そして、各スロットにおけるセレクタS E L ?の
出力は、その次のスロットにおいてレジスタDL,に書
き込まれる。すなわち、レノスタD L sの出力は、
7スロット遅延されてレジスタD L 3に再人力され
る。 そして、このような処理が行われる結果、演算サイクル
Mi+1の第7スロットではサンプルWk−,が、次の
演算サイクルM i+,の第Oスロットで(よサンプル
WL,が、第1スロットではザンブルWkがレノスタD
L.に書き込まれる。ここで、サンプルWk−t, W
k−,、Wkは、各々、演算サイクルMi+,より前の
演算サイクルにおいて、波形メモリMEMから読み出さ
れてシフトレジスタREG,に書き込まれたものである
。なお、これらのザンブルの書き込み動作については、
図示が省略されている。 そして、演算サイクルM i+tの第2スロット〜第5
スロットの期間では、再びOR回路G8からU(給され
る新たな4個のサンプルが順次レジスタDL,に書き込
まれる。この場合、双準サンプルアドレス変更情報IN
TGがrOJであるため、演算サイクルが切り換わって
も、前サイクルと同じく、サンプルWk+,、W k+
t、Wk+t、W k+,がoR回路G8から出力され
、レジスタDL.に順次書き込まれる。そして、第6ス
ロットになると、固定値「0」がレジスタDLRに書き
込まれる。 このような処理が行われることにより、演算ザイクルM
i+1の第7スロット〜演算ザイクルMi+,の第5ス
ロットにかけて、補間演算用ザンブルWk−. Wk−
.、Wk, Wk+.、W k+,、Wk+,、W k
+.がレジスタDL.から捕間演算器1{ K +.:
IMf次供給される。また、各補間演算用ザンプルの
供給に同期し、係数メモリCMから補間演算IIKに補
間係数が供給される。この場合、ピッチ判定信号311
Dが“0”であるため、位相h”t報PHaの小数部F
’llACに応じた6次補間用の7個の補間係数が係数
メモリCMから読み出される。そして、補間演算C H
Kによって、補間演算用サンプル列とhff間係数列
との畳み込み演算が行われる。このようにして、第15
図(a)に示すザンプルVakの補間演算が行われる。 ここで、長さF1が位相情t[aPIraの小数部PR
ACに対応している。そして、演算結果がレジスタDL
.に取り込まれ、再生波形として出力される。 そして、INTG−rOJであるため、次の演算ザイク
ルMi+3の第2スロットから第5スロットにおいてら
、ザンブル列Wk+,、W k+,、W k+s、W
k+.がレジスタD L 3に書き込まれ、第7スロッ
ト〜演算サイクルM i+,の第5スロットにかけて、
前回と同じく、補間演算用サンプル列W k−,、Wk
, Wk, Wk+,、W k+,、Wk+.、W k
+.が出力される。この場合、位相情報P L[ aの
小数部PRACは、前cX算サイクルの時よりもピッチ
情報PTC I−1の小数部相当大きくなっている。従
って、第15図(a)の長さF,に対応した補間係数が
係数メモリCMから読み出され、補間演算が行われる。 (b)INTG=rlJの場合 この場合、各演算ザイクルの第6スロット〜次の演算ザ
イクルの第0スロットまでの期間、シフトレジスタRE
G,の第5ステージ出力X,がセレhlycDT l
− 1− f:4?IIJ−(h!Mf +,:5
−/bDL3の出力は、6スロット遅延されてレジスタ
DL,に再入力される。 従って、演算サイクルMi+,の第7スロットではサン
プルWk−,が、次の演算サイクルMi+,の第0スロ
ットではサンプルWkが、第1スロットではサンプルW
k+,がレジスタDL3に書き込まれる。 そして、基準サンプルアドレス変更情報I N 1”
GがrlJであるため、演算サイクルMi+,の第2ス
ロット〜第5スロットの期間、サンプル列W k+,、
Wk+,、W k+,、W k+,が、レジスタD L
3 1こ書き込まれる。 この結果、演算サイクルM i+1の第7スロット〜演
算サイクルMi+,の第5スロットにかけて、Nli間
演算用サンプルWk−,、Wk, Wk+.、W k+
,、Wk+。、Wk+いW k + sがレジスタDL
,から補間演算器H Kに順次0(給され、これと同期
し、係数メモリCMから捕間演算器H K I.:?i
ff間係数が伏給される。この場合もピッチ判定信号3
11Dが“0”であるため、位相情報PHaの小数部F
r{ACに応Mから読み出される。そして、補間演算器
H Kによって、補間演算用サンプル列と補間係数列と
の畳み込み演算が行われ、第15図(b)に示すサンプ
ルVbkの補間演算が行われる。ここで、長さFbが位
相情報P I−1 aの小数部PRACに対応している
。そして、演算結果がレジスタDL.に取り込まれ、再
生波形として出力される。 そして、次の演算サイクルMi十,の第2スロットから
第5スロットにおいて、サンプル列Wk十いWk+t,
Wk+y、W k+.がレジスタDL.に書き込まれ
、第7スロット〜演算サイクルMi+.の第5スロット
にかけて、補間演算用サンプル列Wk,Wk+,、W
k+.、W k+3、Wk十〇W k+s、Wk+.が
補間演算なH Kに人力され、6次補間演算が行われ、
第15図(b)におけるザンプルVbk+.が求められ
る。 (c)INTG=r2Jの場合 この場合も上述したINTG=rlJの場合と同様の動
作となる。ただし、レジスタDL.の出力は、5スロッ
ト遅延されてレジスタDL.に再入力されるので、演算
サイクルM i+1の第7スロット〜演算サイクノレM
i+1の第5スロットにおいて、補間演算用サンプルW
kSWk++、W k + 2、W k+.、Wk+い
W k + s、W k+,がレジスタD L 3から
補間演算器H Kに順次Ol−給され、第15図(c)
に示すサンプルVckの補間演算が行われる。そして、
257スロット〜演算ザイクルMi+sの第5スロット
にかけて、補間演算用サンプル列Wk+,、W k+,
、Wk十〇W k+6、W k+.、Wk+t、W k
+.が補間演算酉H Kに入力され、6次補間演算が行
われ、第15図(C)におけるサンプルV ck+.が
求められる。 (d)rNTc;=r3Jの場合 この場合、演算サイクルM i+1の第7スa−tト〜
演算サイクルMi+,の第5スロットにおいては、補間
演算用サンプルWk+,、W k+,、Wk+,、Wk
十〇W k+5、w k+.、W k+,がレジスタD
L,からNlr間演算器1−I Kに供給され、第15
図(d)に示すザンプルVdkの補間演算が行われる。 そして、第7スロット〜演算サイクルMissの第5ス
ロットにかけて、補間演算用サンプル列Wk+いW k
’s、Wk+.、Wk+7、W k+,、Wk+9、w
k+IQがNli間演算器1−I Kに人力され、6次
補間演算が行われ、第1511iU(<I)l.:お(
ナるサンブノレV dk十,が求められる。 (c)INTG=r4Jの場合 この場合、基準サンプルアドレスIAがkの場合、補間
演算用サンプルアドレスは、k,k+I,k+3、k+
4の4個となる。従って、演算サイクルMiでは、サン
プルWk−Wk+,がレジスタDL,から出力され、演
算サイクルM i+,では、演算ササンプルW k+4
〜W k+,がレジスタDL!から出力される。そして
、演算サイクルMiの第2スロット〜第5スロットにお
いては、補間演算用サンプルWk,Wk+いW k +
t、W k+,がレジスタD L sから補間演算D
H Kに供給される。ここで、ピッチ判定信号3rt
Dが“l゜であるため、第7スロット〜演算サイクルM
i+,の第1スロット期間にレジスタD L sから
出力されるサンプルは補間演算器トfKによって無視さ
れる。そして、lIlf間演算器HKでは、サンプルW
k. Wk+,、W k + t、W k+.を用サン
プルVekの補間演算が行われる。そして、演算サイク
ノレMi+,では、サンプノレ列Wk十〇W k+,、
W k + e、W k + 7を用いて6次補間演算
が行われ、第15図(e)におけるサンプルV ek+
+が求められる。 (DI NT G =r5 J以上(D’JS合基準サ
ンプルアドレス変更情報INTGが異なると、演算サイ
クルが変わった場合に、補間部OV S i.: (J
u給されるサンプルの位相シフト量が変化する。しかし
、INTOが「5」以上の場合、前述のINTGが「4
」の場合と本質的に全く同様な処理が行われ、基準サン
プルアドレスIAの直前lサンプルおよび直後3サンプ
ルを用いた3次補間演算が行われる。 さて、この波形発生装置では、波形メモリMEMに記憶
したサンプルを逆転再生することができるようになって
いる。この逆転再生を行う場合、キーオン後の最初の演
算サイクルにおいて、セレクト情報Slを「1」、セレ
クト情報S,をrOJにして基準サンプルアドレスrA
を終了アドレスEN準サンプルアドレスIAを更新する
場合は、減算指定信号SUBを“l”にする。このよう
にすることで、基準サンプルアドレスIAが演算サイク
ル毎にINTGずつデクリメントされる。また、インク
リメンタ部INCにおいて補間演算用ザンブルアドレス
を発生する場合、セレクト情報S6を「2」にし、基準
ザンブルアドレスIAを逐次デクリメントしたアドレス
を発生ずる。このように、通常再生時に対し、各セレク
ト情報および減算指定情報SUBの制御方法を変更する
のみにより、波形メモリMEMに記憶された波形を時間
的に逆転した波形を所望のピッチで発生ずることができ
る。 なお、上述した実施例では、ピッチ情報に応じて6次補
間と3次補間に切り換える場合を説明したが、補間次数
は実現しようとするシステムの処理速度、要求される鯖
度に応じ、任意に決定することができる。また、本発明
を応用することにより、ピッチ情報に応じて2段階に切
り換えるのみならず、3段階以上に切り換えることも可
能である。また、本発明は補間演算の種類の制約を受け
るものではなく、ラグランジュ補間等、数学等で用いら
れる各種演算方法を必要に応じて任意に適用し得る。 「発明の効果」 以上説明したように、この発明による波形発生装置によ
れば、補間演算の演算態様を切り換えることができるの
で、原ピッチに対する再生ピッチの比が大きい場合にお
いても波形メモリからサンプルを読み出す速度に無理な
要求が生ずることなく、かつ、再生鯖度を犠牲にするこ
となく、再生波形の波形値を補間演算することができる
という効果がある。
第1図はこの発明の一実施例による波形発生装置の構成
を示すブロック図、第2図は同実施例における補間演算
方式を説明する図、第4図は同実施例における波形メモ
リMEMのサンプル記憶状態を説明する図、第5図は同
実施例におけるアドレスジェネレータADGの構成を示
すブロック図、第6図は同実施例における補間部OVS
の摺成を示すブロック図、第3図.第7図.第8図およ
び第11図〜第14図は同実施例の動作を示すタイムヂ
ャート、第9図および第1O図は同実施例におけるルー
プ折り返し処理を説明する図、第15図は同実施例にお
ける補間演算の例を示す図、第16図は従来の波形発生
装置における補間演算の概要を説明する図である。 PG・・・・・・位相発生部、ADG・・・・・・アド
レスジェネレー夕、OVS・・・・・・補間部。
を示すブロック図、第2図は同実施例における補間演算
方式を説明する図、第4図は同実施例における波形メモ
リMEMのサンプル記憶状態を説明する図、第5図は同
実施例におけるアドレスジェネレータADGの構成を示
すブロック図、第6図は同実施例における補間部OVS
の摺成を示すブロック図、第3図.第7図.第8図およ
び第11図〜第14図は同実施例の動作を示すタイムヂ
ャート、第9図および第1O図は同実施例におけるルー
プ折り返し処理を説明する図、第15図は同実施例にお
ける補間演算の例を示す図、第16図は従来の波形発生
装置における補間演算の概要を説明する図である。 PG・・・・・・位相発生部、ADG・・・・・・アド
レスジェネレー夕、OVS・・・・・・補間部。
Claims (3)
- (1)被処理波形の波形値を一定ピッチ毎にサンプリン
グすることによって得られるサンプル列に対して補間演
算を施し、所望のピッチを隔てて連続する各時刻におけ
る該被処理波形の波形値を再生する波形発生装置におい
て、 前記被処理波形における波形値の再生を行うべき各位相
に対応した位相情報を逐次発生する位相発生手段と、 所定の演算態様を指定する演算指定情報を出力する補間
演算制御手段と、 前記演算指定情報に従って前記位相情報に対応した波形
値を補間演算する補間演算手段と を具備することを特徴とする波形発生装置。 - (2)前記演算指定情報は前記補間演算に用いるサンプ
ルの個数および補間演算用の係数を指定する情報を含み
、前記補間演算手段は該指定された個数のサンプル列に
対し、該指定された補間演算用係数を用いて補間演算を
行うことを特徴とする請求項第1記載の波形発生装置。 - (3)前記演算指定情報が、波形値の再生を行うピッチ
と被処理波形のサンプリングを行うピッチとの比によっ
て決定されることを特徴とする請求項第1記載の波形発
生装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1311080A JP2576647B2 (ja) | 1989-11-30 | 1989-11-30 | 波形発生装置 |
US08/391,466 US5553011A (en) | 1989-11-30 | 1995-02-21 | Waveform generating apparatus for musical instrument |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1311080A JP2576647B2 (ja) | 1989-11-30 | 1989-11-30 | 波形発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03171098A true JPH03171098A (ja) | 1991-07-24 |
JP2576647B2 JP2576647B2 (ja) | 1997-01-29 |
Family
ID=18012881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1311080A Expired - Fee Related JP2576647B2 (ja) | 1989-11-30 | 1989-11-30 | 波形発生装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5553011A (ja) |
JP (1) | JP2576647B2 (ja) |
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1989
- 1989-11-30 JP JP1311080A patent/JP2576647B2/ja not_active Expired - Fee Related
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- 1995-02-21 US US08/391,466 patent/US5553011A/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
US5553011A (en) | 1996-09-03 |
JP2576647B2 (ja) | 1997-01-29 |
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Legal Events
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