JP2680358B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 （発明の目的） （産業上の利用分野） 本発明は主として高速論理動作、又は高周波領域にお
けるアナログ動作回路用トランジスタの製造方法に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention (Field of Industrial Application) The present invention mainly relates to a method for manufacturing a transistor for an analog operation circuit in a high-speed logic operation or in a high frequency region.
（従来の技術） 高速論理動作、又は高周波領域の回路動作用トランジ
スタは、浅い拡散によりベース走行時間を抑制する外
に、絶縁物素子分離技術によりコレクタ−基板間の接合
容量を低減する。更に微細リソグラフィ技術と自己整合
技術によりベース−コレクタ間並びにベース−エミッタ
間の寄生容量の抑制、更に又ベース抵抗を低減させて性
能を向上してきた。(Prior Art) A transistor for high-speed logic operation or circuit operation in a high-frequency region suppresses base transit time by shallow diffusion, and reduces collector-substrate junction capacitance by an insulator element isolation technique. Furthermore, the fine lithographic technique and the self-alignment technique have suppressed the parasitic capacitance between the base and the collector and between the base and the emitter, and have also reduced the base resistance to improve the performance.
米国特許4234362号公報には、自己整合技術とポリシ
リコン２重拡散技術を適用した高速バイポーラ素子の製
造方法が開示されており、その概要を第５図ａ〜ｃによ
り説明する。U.S. Pat. No. 4,243,362 discloses a method of manufacturing a high-speed bipolar device using a self-alignment technique and a polysilicon double diffusion technique, the outline of which will be described with reference to FIGS.
すなわち、第１導電型（ｎ型）の不純物領域51（以後
埋込領域と記載する）を形成した第２導電型（ｐ型）の
半導体基板50には、エピタキシャル層52を堆積し、ここ
に形成された複数の分離領域53により島領域を設置す
る。この島領域には、第２導電型の拡散層54を形成後、
堆積されたアンドープ（Un Dope）多結晶ケイ素55に第
２導電型の不純物を添加し、更に絶縁物層56を成長させ
て第５図ａが得られる。That is, an epitaxial layer 52 is deposited on a second conductivity type (p type) semiconductor substrate 50 in which a first conductivity type (n type) impurity region 51 (hereinafter referred to as a buried region) is formed. An island region is set by the formed plurality of separation regions 53. After forming the diffusion layer 54 of the second conductivity type in this island region,
A second conductivity type impurity is added to the deposited undoped polycrystalline silicon 55, and an insulator layer 56 is further grown to obtain FIG. 5A.
次に第５図ｂのように、絶縁物層56及び多結晶ケイ素
55を精度の良いいわゆるRIE（Reactive Ion Etching）
により開口後、この添加不純物をエピタキシャル層52内
に導入拡散してベース領域57を設置する（第５図ｃ参
照）。この結果第５図ｃに示すように開口に対応するエ
ピタキシャル層52部分が内部ベース58として動作し、こ
こにエミッタ59を形成する。Next, as shown in FIG. 5b, the insulating layer 56 and the polycrystalline silicon are formed.
Highly accurate so-called RIE (Reactive Ion Etching) 55
After the opening, the added impurity is introduced and diffused into the epitaxial layer 52 to set the base region 57 (see FIG. 5c). As a result, as shown in FIG. 5c, the portion of the epitaxial layer 52 corresponding to the opening acts as the internal base 58, and the emitter 59 is formed therein.
更に1985年に開催されたInter National Electron Me
eting,p,p420乃至423にKazuya Kikuchiにより発表され
た“A High−Speed Bipolar LAI Process using Self A
ligned Double Diffusion Polysilicon Technology"を
第６図ａ〜ｅにより説明する。このプロセスは、窒化ケ
イ素（Si3N4）層と多結晶ケイ素を併用する点が第５図
に示す方法と相違する。Furthermore, the Inter National Electron Me held in 1985
“A High-Speed Bipolar LAI Process using Self A” presented by Kazuya Kikuchi in eting, p, p 420-423.
ligned Double Diffusion Polysilicon Technology "will be described with Figure 6 a to e. This process is that a combination of silicon nitride (Si 3 N 4) layer and a polycrystalline silicon differs from the method shown in Figure 5.
アンドープの多結晶ケイ素層61は、シリコン半導体基
板60に析出後、この多結晶ケイ素層61には第２導電型の
Ｂを第６図ａに示すようにイオン注入法により導入す
る。これと同時に950℃で30分間熱処理するが、Ｂは多
結晶ケイ素層61を通してシリコン半導体基板60内に導入
される。この結果第６図ｂに明らかなように150nmの深
さのベース領域62が形成される。After the undoped polycrystalline silicon layer 61 is deposited on the silicon semiconductor substrate 60, the second conductivity type B is introduced into the polycrystalline silicon layer 61 by the ion implantation method as shown in FIG. 6a. At the same time, the heat treatment is performed at 950 ° C. for 30 minutes, but B is introduced into the silicon semiconductor substrate 60 through the polycrystalline silicon layer 61. As a result, a base region 62 having a depth of 150 nm is formed as apparent from FIG.
第６図ｃには、エミッタ63を形成するために多結晶ケ
イ素層61内に砒素をイオン注入した状態が示されている
が、900℃で30分の熱処理工程を施すことによって、多
結晶ケイ素層61を介して砒素をシリコン半導体基板60内
に導入拡散して深さ50nmのエミッタ64が第６図ｄのよう
に形成される。第６図ｅには完成したデバイスの断面図
を示しているが、本発明とは関係が少ないので説明を省
略する。FIG. 6c shows a state in which arsenic is ion-implanted into the polycrystalline silicon layer 61 to form the emitter 63. However, by performing a heat treatment step at 900 ° C. for 30 minutes, the polycrystalline silicon is Arsenic is introduced and diffused into the silicon semiconductor substrate 60 through the layer 61 to form an emitter 64 having a depth of 50 nm as shown in FIG. 6d. FIG. 6e shows a cross-sectional view of the completed device, but its description is omitted because it has little relation to the present invention.
この一連の工程により幅100nmのベース領域が設置さ
れる。前述のようにこの方法では、多結晶ケイ素の特定
の位置に施す２回のイオン注入工程により、シリコン半
導体基板ベース、エミッタを特別な影響無しで形成でき
る。A base region having a width of 100 nm is set by this series of steps. As described above, according to this method, the base and the emitter of the silicon semiconductor substrate can be formed without any special influence by the two ion implantation steps performed on the specific position of the polycrystalline silicon.
（発明が解決しようとする課題） 第５図に示す方法による多結晶ケイ素を利用する２重
拡散方式では、RIEを利用しているが、多結晶ケイ素に
対向して位置するシリコン半導体層すなわち真性動作領
域に、RIE法によるダメージが入り素子が劣化する欠点
がある。(Problems to be Solved by the Invention) In the double diffusion method using polycrystalline silicon according to the method shown in FIG. 5, RIE is used. However, the silicon semiconductor layer facing the polycrystalline silicon, that is, the intrinsic There is a defect that the RIE method damages the operating region and the device deteriorates.
もう一方のIDEMに発表された方法では、多結晶ケイ素
の酸化工程により含有不純物が酸化膜に取込まれる結
果、ベース電極取出用としても利用される多結晶ケイ素
層のシート抵抗を高くして、ベース抵抗が大きくなる欠
点がある。In the other method disclosed in IDEM, the impurities contained in the oxide film are taken into the oxide film by the oxidation step of polycrystalline silicon, so that the sheet resistance of the polycrystalline silicon layer that is also used for extracting the base electrode is increased, There is a drawback that the base resistance increases.
本発明はこのような難点を除去する新規な半導体素子
の製造方法を提供するもので、特に真性動作領域にダメ
ージを与えずかつ加工精度が高い方法を利用し、更に電
極取出層のシート抵抗を十分低くできる。The present invention provides a novel method for manufacturing a semiconductor device that eliminates such drawbacks. In particular, a method that does not damage the intrinsic operating region and has high processing accuracy is used, and further, the sheet resistance of the electrode extraction layer is reduced. Can be low enough.
（発明の構成） 本発明は、第１導電型半導体層に設置する複数の分離
領域により島領域を形成する工程と，この島領域に形成
予定の真性動作領域を含む前記第１導電型半導体層表面
部分に、第１の絶縁物層、第１の多結晶ケイ素層及び第
２の絶縁物層をこの順に積層した凸状ダミーパターンを
形成する工程と，この凸状ダミーパターンを構成する第
１の多結晶ケイ素層の露出面及び前記第１導電型半導体
層表面部分に第３の絶縁物層を被着する工程と，前記第
１導電型半導体層表面部分を覆う第３の絶縁部層を除去
する工程と，前記凸状ダミーパターンを含む第１の導電
型半導体層の露出面に第２導電型を示す不純物を含有す
る第２の多結晶ケイ素層を被覆する工程と，前記凸状ダ
ミーパターンの側面と頂面に対応するこの第２の多結晶
ケイ素層を除去する工程と，前記第２の多結晶ケイ素層
の露出面に第４の絶縁物層を堆積する工程と，前記凸状
ダミーパターンの側面と頂面に対応する第３の絶縁物層
と第２の絶縁物層を異方性食刻工程により除去して前記
第１の多結晶ケイ素層を露出すると共に前記第４の絶縁
物層を平坦化する工程と，前記第２の多結晶ケイ素層に
含有する第２導電型を示す不純物を前記第１導電型半導
体層に導入拡散して外部ベースを形成する工程と，前記
第１の多結晶ケイ素層を除去して凹部を形成する工程
と，この凹部形成により露出した前記第１の絶縁物層を
介して前記外部ベースに囲まれた第２導電型の内部ベー
スを前記第１導電型半導体層に形成する工程と，前記凹
部内に第３の多結晶ケイ素層を堆積後前記凹部側壁に前
記第３の多結晶ケイ素から成る残し膜を形成する工程
と，露出した前記第１の絶縁物層部分に開口を設ける工
程と，この開口に第１導電型を示す不純物を含有するド
ープド多結晶ケイ素層を堆積する工程と，前記第２導電
型の内部ベース層にこのドープド多結晶ケイ素層に含有
する第１導電型を示す不純物を導入拡散してエミッタを
形成する工程とを特徴とする。(Structure of the Invention) The present invention relates to a step of forming an island region by a plurality of isolation regions provided in a first conductivity type semiconductor layer, and the first conductivity type semiconductor layer including an intrinsic operation region to be formed in this island region. A step of forming a convex dummy pattern in which a first insulating layer, a first polycrystalline silicon layer, and a second insulating layer are laminated in this order on the surface portion; and a first step of forming the convex dummy pattern A step of depositing a third insulator layer on the exposed surface of the polycrystalline silicon layer and the surface portion of the first conductivity type semiconductor layer, and a third insulation layer covering the surface portion of the first conductivity type semiconductor layer. A step of removing, a step of coating the exposed surface of the first conductive type semiconductor layer including the convex dummy pattern with a second polycrystalline silicon layer containing an impurity exhibiting a second conductive type, and the convex dummy This second polycrystalline silicon corresponding to the side and top of the pattern A step of removing the element layer, a step of depositing a fourth insulator layer on the exposed surface of the second polycrystalline silicon layer, and a third insulator corresponding to the side surface and the top surface of the convex dummy pattern. Removing the first insulating layer and the second insulating layer by an anisotropic etching process to expose the first polycrystalline silicon layer and planarize the fourth insulating layer; Introducing an impurity having a second conductivity type contained in the crystalline silicon layer into the first conductivity type semiconductor layer to form an external base; and removing the first polycrystalline silicon layer to form a recess. A step of forming a second conductivity type inner base surrounded by the outer base through the first insulator layer exposed by the formation of the recess in the first conductivity type semiconductor layer; After depositing a third polycrystalline silicon layer on the Forming a residual film, forming an opening in the exposed first insulator layer portion, depositing a doped polycrystalline silicon layer containing an impurity exhibiting the first conductivity type into the opening, A step of introducing an impurity having a first conductivity type contained in the doped polycrystalline silicon layer into the second conductivity type inner base layer to form an emitter.
（作用） 本発明では、異方性食刻工程と凸状ダミーパターンを
巧みに併用して高速動作を必要とする半導体素子の製造
方法を開示した。と言うのは、高速動作が要求されてい
る最近の半導体素子では、PN接合の形成に不可欠な不純
物領域のXJを抑制する手法が採用されている一方で、そ
れに基ずく弊害を各種の方法によりカバーしている。し
かし、本発明でもXJを約２μｍ乃至0.05μｍに形成した
いわゆるシャロージャンクショ（Shallow Junction）が
適用されており、したがって各種工程による影響は排除
しなければならない。(Operation) The present invention discloses a method of manufacturing a semiconductor device that requires high-speed operation by skillfully using an anisotropic etching process and a convex dummy pattern. This is because recent semiconductor devices that are required to operate at high speed employ a method of suppressing X J in the impurity region, which is indispensable for the formation of PN junctions. Covered by. However, also in the present invention, a so-called Shallow Junction in which X J is formed in a range of about 2 μm to 0.05 μm is applied, and therefore the influence of various steps must be eliminated.
本発明では、加工精度の良いRIE法による弊害を防止
する観点から、前記凸状ダミーパターンを採用してお
り、しかもドープド多結晶ケイ素の酸化を避けるため
に、その側面に酸化物層を設置する手法を採用して、従
来の技術により生ずるシート抵抗の上昇を防止した。In the present invention, from the viewpoint of preventing the adverse effect of the RIE method with good processing accuracy, the convex dummy pattern is adopted, and furthermore, in order to avoid the oxidation of the doped polycrystalline silicon, an oxide layer is provided on its side surface. The method was adopted to prevent the increase in sheet resistance caused by the conventional technique.
すなわち、素子分離領域の設置により得られる島領域
を構成する第１導電型のエピタキシャル層すなわち半導
体層には、真性動作領域が形成され、それを含めた半導
体層に前記凸状ダミーパターンが形成される。これは、
第１の絶縁物層、第１の多結晶ケイ素層及び第２の絶縁
物層により前記凸状ダミーパターンを構成し、これらは
加工精度の良いRIE法により形成することにより、第１
導電型の半導体層へのダメージを極力防止した。That is, the intrinsic operation region is formed in the first conductivity type epitaxial layer, that is, the semiconductor layer that forms the island region obtained by installing the element isolation region, and the convex dummy pattern is formed in the semiconductor layer including the region. It this is,
The first dummy layer, the first polycrystalline silicon layer, and the second insulator layer form the convex dummy pattern, and these are formed by the RIE method with high processing accuracy.
Damage to the conductive semiconductor layer was prevented as much as possible.
島領域を構成する第１導電型の半導体層に機能素子を
形成する手段としては、先ずエッチバック法により前記
凸状ダミーパターンをほぼ平坦とする。このエッチバッ
ク工程は、第１図ｄ、ｅに示すように２回行われその前
に、第２多結晶ケイ素層11（第１図ｄ参照）を被覆し、
このエッチバック工程後に第１図ｅに示すように、第３
の絶縁物層13を堆積後に再度エッチバック工程を行っ
て、前記凸状ダミーパターン６の頂面を覆った絶縁物層
９を除去する。As a means for forming a functional element in the first conductive type semiconductor layer forming the island region, first, the convex dummy pattern is made substantially flat by an etch back method. This etch back step is performed twice as shown in FIGS. 1d and 1e, and before that, a second polycrystalline silicon layer 11 (see FIG. 1d) is coated,
After this etch back step, as shown in FIG.
After the insulating layer 13 is deposited, an etch back process is performed again to remove the insulating layer 9 covering the top surface of the convex dummy pattern 6.
更に第１多結晶ケイ素層８を除去して凹部を形成する
が、その前に第２導電型の不純物を第１導電型半導体層
に導入拡散して外部ベース15、15を形成する。前記凹部
には第３の多結晶ケイ素層18を堆積後パターニングし
て、その側壁に残し膜18を設置し、露出した第１の絶縁
物層７に形成された開口を介してこれをマスクにして砒
素を第１導電型半導体層に導入拡散してエミッタを形成
する。なお内部ベースはエミッタ形成前に行われる。Further, the first polycrystalline silicon layer 8 is removed to form the concave portion, but before that, the second conductive type impurities are introduced and diffused into the first conductive type semiconductor layer to form the external bases 15, 15. A third polycrystalline silicon layer 18 is deposited and patterned in the recess, and a film 18 is left on the sidewall of the third polycrystalline silicon layer 18 and is used as a mask through the opening formed in the exposed first insulating layer 7. Arsenic is introduced into the first conductivity type semiconductor layer and diffused to form an emitter. The internal base is formed before forming the emitter.
このように本発明では、RIE工程によりダメージを防
止すると共に、凸状ダミーパターンにサイドウオール
（Side Wall）方式を適用して多結晶ケイ素層の酸化に
よる弊害を抑制した。このため高速論理動作あるいは高
周波領域でのアナログ動作回路用トランジスタとして要
求される特性を満足する。As described above, in the present invention, the damage is prevented by the RIE process, and the side wall method is applied to the convex dummy pattern to suppress the adverse effect due to the oxidation of the polycrystalline silicon layer. Therefore, the characteristics required as a transistor for an analog operation circuit in a high speed logic operation or a high frequency region are satisfied.
（実施例） 本発明の実施例を、第１図ａ〜ｇの工程の断面図及び
第２図〜第４図の他の実施例により詳細に説明する。４
×1014cm-3程度のＢ等の第２導電型不純物を含む半導体
基板１を準備し、その表面には選択的に砒素などの第１
導電型不純物をイオン注入法により導入拡散して第１導
電型領域２を形成する。その後エピタキシャル成長法に
よりリン等の第１導電型不純物を約１×1016cm-3含有し
た厚さ１〜２μｍの半導体層３を堆積する。この工程時
の加熱により発生するいわゆるオートドーピング（Auto
Dopping）等により、第１導電型埋込領域２は第１導電
型半導体層３と第２導電型半導体基板１の境界付近に設
置され、いわゆる第１導電型埋込領域２として機能す
る。第１導電型半導体層３に島領域５を形成するのに絶
縁物４を利用したのは、割合い厚い素子分離領域が必要
なためであって、他の方式である拡散法等も勿論適用で
きる。(Embodiment) An embodiment of the present invention will be described in detail with reference to sectional views of the steps of FIGS. 1A to 1G and other embodiments of FIGS. 2 to 4. 4
A semiconductor substrate 1 containing a second conductivity type impurity such as B of about 10 14 cm -3 is prepared, and the surface of the semiconductor substrate 1 is selectively made of arsenic or the like.
A first conductivity type region 2 is formed by introducing and diffusing conductivity type impurities by an ion implantation method. Thereafter depositing a first conductivity type impurity of about 1 × 10 16 cm -3 semiconductor layer 3 having a thickness of 1~2μm containing phosphorus or the like by epitaxial growth method. The so-called auto-doping (Auto Doping) generated by heating during this process
The first conductivity type buried region 2 is installed near the boundary between the first conductivity type semiconductor layer 3 and the second conductivity type semiconductor substrate 1 by Dopping) or the like, and functions as a so-called first conductivity type buried region 2. The insulator 4 is used to form the island region 5 in the first conductivity type semiconductor layer 3 because a relatively thick element isolation region is required. Of course, other methods such as a diffusion method are also applicable. it can.
本発明では、島領域５において真性動作領域に相当す
る位置を含めた凸状ダミーパターン６を形成する。その
具体的方法は、熱酸化法等により２酸化ケイ素層すなわ
ち第１の絶縁物層７を第１導電型半導体層３の表面部分
に形成後、LPCVD法により厚さ500乃至1000オングストロ
ームのほぼ長方形状の第１の多結晶ケイ素層８と、厚さ
500乃至1000オングストロームの例えば窒化ケイ素層Si3
N49すなわち第２の絶縁物層９を堆積する。引続いて公
知の写真食刻工程（Photo Engraving Process）を行っ
て凸状ダミーパターン６を形成して、第１図ａに示す断
面図が得られる。In the present invention, the convex dummy pattern 6 including the position corresponding to the intrinsic operation region in the island region 5 is formed. The specific method is to form a silicon dioxide layer, that is, the first insulator layer 7 on the surface portion of the first conductivity type semiconductor layer 3 by a thermal oxidation method or the like, and then use LPCVD method to form a substantially rectangular film having a thickness of 500 to 1000 angstroms. -Shaped first polycrystalline silicon layer 8 and thickness
500 to 1000 angstroms, eg silicon nitride layer Si 3
Deposit N 4 9, the second insulator layer 9. Subsequently, a publicly known photo engraving process is performed to form the convex dummy pattern 6, and the sectional view shown in FIG. 1A is obtained.
凸状ダミーパターン６を酸化性雰囲気に曝すと、第１
導電型半導体層３を露出部分並びに多結晶ケイ素層８の
側面に２酸化ケイ素から成る第３絶縁物層10が被覆され
第１図ｂに示す断面構造が得られる。When the convex dummy pattern 6 is exposed to an oxidizing atmosphere,
A third insulating layer 10 made of silicon dioxide is coated on the exposed portion of the conductive type semiconductor layer 3 and on the side surface of the polycrystalline silicon layer 8 to obtain the sectional structure shown in FIG. 1b.
更に流量20sccm〜10sccm、パワー350W、圧力1.3パス
カルの条件のCF4とH2よりRIEを行って、第１導電型半導
体層３の露出部分を覆った第３の絶縁物層10だけを除去
して第１図ｃに示す断面構造となる。Further, RIE is performed from CF 4 and H 2 under the conditions of a flow rate of 20 sccm to 10 sccm, a power of 350 W, and a pressure of 1.3 Pascal to remove only the third insulating layer 10 covering the exposed portion of the first conductivity type semiconductor layer 3. As a result, the sectional structure shown in FIG.
引続いて全面に厚さが500乃至1000オングストローム
の第２導電型の例えばＢをドープした第２の多結晶ケイ
素層11をLPCVD法により堆積し、更にレジスト層12を第
１図ｄに示すように塗布後、再びC1等のラジカル（Radi
cal）を含んだRIEを施して凸状ダミーパターン６の頂面
と側面に被着した第２の多結晶ケイ素層11を除去する。Subsequently, a second polycrystalline silicon layer 11 of the second conductivity type, for example B, having a thickness of 500 to 1000 Å is deposited on the entire surface by LPCVD, and a resist layer 12 is further formed as shown in FIG. 1d. After applying it to C1, radicals such as C1 (Radi
The second polycrystalline silicon layer 11 deposited on the top surface and side surfaces of the convex dummy pattern 6 is removed by performing RIE including cal).
次いで第１図ｅに明らかなように、CVD法等により２
酸化ケイ素から成る第４の絶縁物層13を被覆後に、レジ
スト層14を塗布する。しかし、凸状ダミーパターン６の
頂面だけには、レジスト層14の厚さを薄くする。更にCF
4等の気体を利用したRIEにより、第１図ｆに示す断面構
造となる。これは２回目のエッチバック工程終了後の構
造であり、第１の多結晶ケイ素層８の側面を覆い、第４
の絶縁物層13と第１の多結晶ケイ素層８間に位置する第
３の絶縁物層10の他に、平坦な第４の絶縁物層13が残っ
ている。Then, as is apparent from FIG.
After coating the fourth insulator layer 13 made of silicon oxide, a resist layer 14 is applied. However, the resist layer 14 is thinned only on the top surface of the convex dummy pattern 6. Further CF
RIE using a gas such as 4 results in a sectional structure shown in FIG. This is the structure after the end of the second etch back step, covering the side surface of the first polycrystalline silicon layer 8 and
In addition to the third insulating layer 10 located between the first insulating layer 13 and the first polycrystalline silicon layer 8, a flat fourth insulating layer 13 remains.
この結果第１の多結晶ケイ素層８の頂面は第４の絶縁
物層13より多少突出した形となる。２回目のエッチバッ
ク工程におけるRIEの条件は、１回目と同様であり、レ
ジストのエッチングレイト（Etching Rate）は、絶縁物
層並びにCVDにより堆積した２酸化ケイ素のそれより小
さいので、第１の多結晶ケイ素層８は食刻されず前記RI
E工程が完成する。As a result, the top surface of the first polycrystalline silicon layer 8 is slightly projected from the fourth insulator layer 13. The RIE conditions in the second etch back step are the same as those in the first time, and the etching rate (Etching Rate) of the resist is smaller than that of the insulating layer and silicon dioxide deposited by CVD. The crystalline silicon layer 8 is not etched and the RI
E process is completed.
続いて、第２導電型のＢのドープした第２の多結晶ケ
イ素層11から、第２導電型半導体層３にＢを表面濃度約
１×1020cm-3以上熱拡散して第２導電型の外部ベース1
5,15を設置する。更にマイクロ波を利用したプラズマで
発生したラジカルを、発生場所以外の位置に移動して、
等方性もしくは異方性食刻ができるCDE（Chemical Dry
Etching）装置により、CF4/02に利用した等方性食刻工
程によって第１の多結晶ケイ素層８を除去して凹部（図
示せず）が形成される。Then, B is thermally diffused from the second-conductivity-type B-doped second polycrystalline silicon layer 11 to the second-conductivity-type semiconductor layer 3 at a surface concentration of about 1 × 10 20 cm −3 or more to obtain the second conductivity. External base of mold 1
Install 5,15. Furthermore, by moving the radicals generated by plasma using microwaves to a position other than the generation site,
CDE (Chemical Dry) capable of isotropic or anisotropic etching
By Etching) apparatus, CF 4/0 2 by isotropic etching process using a by removing the first polycrystalline silicon layer 8 recesses (not shown) is formed.
更に、第１図ｇに示すように、凹部の底部に位置する
第１の絶縁物層７を通して第２導電型の例えばＢを第２
導電型半導体層３を注入して、ピーク濃度が1018cm-3程
度の内部ベース16を外部ベースに囲まれて完成する。Further, as shown in FIG. 1g, the second conductivity type, eg, B, is passed through the first insulator layer 7 located at the bottom of the recess.
The conductivity type semiconductor layer 3 is injected to complete the inner base 16 having a peak concentration of about 10 18 cm −3 surrounded by the outer base.
更に又、トランジスタに不可欠なエミッタ領域17すな
わち真性動作領域の形成工程に移行する。前記凹部の底
部に位置する第１の絶縁物層７を部分的に開口後、砒素
をドープした第３の多結晶ケイ素18を堆積後、RIEによ
る異方性食刻工程により第１の絶縁物層７に重なった残
し膜18を前記凹部の厚さ方向を占める側壁に設置する。Furthermore, the process shifts to the step of forming the emitter region 17 essential to the transistor, that is, the intrinsic operating region. After partially opening the first insulator layer 7 located at the bottom of the recess, depositing the third polycrystalline silicon 18 doped with arsenic, and then performing the anisotropic etching process by RIE to form the first insulator. A residual film 18 overlying the layer 7 is placed on the side wall occupying the thickness direction of the recess.
残し膜18をマスクにして砒素をベース層16に導入拡散
して表面濃度が1021cm-3程度のエミッタ17を形成する。
この砒素導入拡散に先立って砒素ドープに多結晶層19を
前記開口及び第４の絶縁物層13を覆って堆積した拡散源
とする。Arsenic is introduced into the base layer 16 and diffused using the remaining film 18 as a mask to form an emitter 17 having a surface concentration of about 10 21 cm -3 .
Prior to the arsenic-introduced diffusion, a polycrystalline layer 19 is deposited by arsenic doping so as to cover the opening and the fourth insulating layer 13 and serve as a diffusion source.
第２図には、ベース電極取出用にポリサイド使用例を
示したが、同一の部品には同一番号により説明する。FIG. 2 shows an example of using polycide for extracting the base electrode, but the same parts will be described by the same reference numerals.
ポリサイド層20の形成に当っては、第１図ｄ〜ｅ間に
Mo,Ti等のシリサイド層21を形成する金属をデポ（Depos
ition）し、これに続く熱処理工程により多結晶ケイ素
層22に連続するか、選択的に形成する方法によってい
る。これ以外の構造並びに製法は、第１図に示したバイ
ポーラ素子と全く同様である。During the formation of the polycide layer 20, the gap between FIG.
The metal forming the silicide layer 21, such as Mo or Ti, is deposited.
and the polycrystalline silicon layer 22 is continuously or selectively formed by a subsequent heat treatment step. The other structure and manufacturing method are the same as those of the bipolar element shown in FIG.
ポリサイド層20の形成工程では、第２の絶縁物層23の
形成前にシリサイド層21をレジストとの併用により平坦
化して第２の多結晶ケイ素層11に選択的に被覆すること
もできる。In the step of forming the polycide layer 20, the silicide layer 21 may be planarized by using it in combination with a resist and the second polycrystalline silicon layer 11 may be selectively covered before the formation of the second insulator layer 23.
第３図にはMOS型トランジスタに本発明を適用した例
が示されており、VTH制御用チャンネル領域25は予めイ
オン注入等により設置する。更に第１のドープド多結晶
ケイ素層８の形成前に化学的に純粋なゲート酸化膜26を
形成し、この凸状の第２ドープド多結晶ケイ素層11はゲ
ート電極として利用できる。FIG. 3 shows an example in which the present invention is applied to a MOS transistor, and the VTH control channel region 25 is previously installed by ion implantation or the like. Further, a chemically pure gate oxide film 26 is formed before the formation of the first doped polycrystalline silicon layer 8, and this convex second doped polycrystalline silicon layer 11 can be used as a gate electrode.
このMOS型トランジスタとしての機能を発揮するのに
必要なソース、ドレイン領域27,28の形成は、第２のド
ープド多結晶ケイ素層11を拡散源とすることにより行
う。The formation of the source / drain regions 27 and 28 necessary for exhibiting the function as the MOS type transistor is performed by using the second doped polycrystalline silicon layer 11 as a diffusion source.
第４図に示すMOS型トランジスタでは、ライトリィド
ープ（Lightly Dope）層28,29が設置されており、これ
に対向する位置にはサイドウオール30を設け、これに連
続して形成する凸状の第２のドープド多結晶ケイ素層11
を設置し、前述のようにソース、ドレインの拡散源とし
て利用する。In the MOS transistor shown in FIG. 4, lightly doped layers 28 and 29 are provided, and a sidewall 30 is provided at a position opposite to the layers 28 and 29, and a convex shape formed continuously from the sidewall 30 is provided. Second doped polycrystalline silicon layer 11
And is used as a diffusion source for the source and drain as described above.
又MOS型トランジスタに隣接かつ接続して形成するゲ
ート酸化膜はやはり化学的に清浄な膜を確保するため
に、第２のドープド多結晶ケイ素層11の設置前に形成す
る。Further, the gate oxide film formed adjacent to and connected to the MOS type transistor is formed before the second doped polycrystalline silicon layer 11 is provided in order to ensure a chemically clean film.
（発明の効果） 真性領域として機能するエミッタにダメージを与え
ず、自己整合方法により高速トランジスタが設置可能に
なり、しかもシリサイドを適用した取出電極のシート抵
抗を10オーム／平方に低減できる。取出電極の材質は、
これに限定されず、前記のようにドープド多結晶も適用
できる。この場合もシート抵抗を従来技術における800
オーム〜1Kオームに上昇する事態は回避できる。又、半
導体素子に要求される特性が比較的簡単に達成される利
点もある。(Advantages of the Invention) A high-speed transistor can be installed by a self-alignment method without damaging an emitter functioning as an intrinsic region, and further, a sheet resistance of a lead-out electrode to which a silicide is applied can be reduced to 10 ohm / square. The material of the extraction electrode is
The present invention is not limited to this, and doped polycrystals can be applied as described above. Again, the sheet resistance is
You can avoid the situation where the ohms rise to 1K ohms. There is also an advantage that the characteristics required for the semiconductor device can be achieved relatively easily.
第１図ａ〜ｇは、本発明に係わる実施例の各工程を示す
断面図、第２図〜第４図は他の実施例の断面図、第５図
ａ〜ｃ、第６図ａ〜ｅは従来技術の工程を示す断面図で
ある。 1:半導体基板、2:埋込領域 3:第１導電型半導体層、4:素子分離領域 5:島領域、6:凸状ダミーパターン 7:第１の絶縁物層、8:第１の多結晶ケイ素 9:第２の絶縁物層、10:第３の絶縁物層 11:第２の多結晶ケイ素、12、14:レジスト 13:第４の絶縁物層、15、16:ベース層 17:エミッタ領域、18:残し膜（第３の多結晶ケイ素） 19:ドープド多結晶層1A to 1G are sectional views showing each step of an embodiment according to the present invention, FIGS. 2 to 4 are sectional views of other embodiments, FIGS. 5A to 5C, and 6A to 6C. 3E is a sectional view showing a step of the conventional technique. 1: semiconductor substrate, 2: buried region, 3: first conductivity type semiconductor layer, 4: isolation region, 5: island region, 6: convex dummy pattern, 7: first insulator layer, 8: first multi-layer Crystalline silicon 9: second insulating layer, 10: third insulating layer 11: second polycrystalline silicon, 12, 14: resist 13: fourth insulating layer, 15, 16: base layer 17: Emitter region, 18: Remaining film (third polycrystalline silicon) 19: Doped polycrystalline layer
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−172369（ＪＰ，Ａ) 特開 昭63−17558（ＪＰ，Ａ) 特開 昭61−102063（ＪＰ，Ａ) 特開 昭62−291176（ＪＰ，Ａ) 特開 昭59−175766（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP 61-172369 (JP, A) JP 63-17558 (JP, A) JP 61-102063 (JP, A) JP 62- 291176 (JP, A) JP-A-59-175766 (JP, A)
Claims (1)
領域により島領域を形成する工程と，この島領域に形成
予定の真性動作領域を含む前記第１導電型半導体層表面
部分に、第１の絶縁物層、第１の多結晶ケイ素層及び第
２の絶縁物層をこの順に積層した凸状ダミーパターンを
形成する工程と，この凸状ダミーパターンを構成する第
１の多結晶ケイ素層の露出面及び前記第１導電型半導体
層表面部分に第３の絶縁物層を被着する工程と，前記第
１導電型半導体層表面部分を覆う第３の絶縁物層を除去
する工程と，前記凸状ダミーパターンを含む第１導電型
半導体層の露出面に第２導電型を示す不純物を含有する
第２の多結晶ケイ素層を被覆する工程と，前記凸状ダミ
ーパターンの側面と頂面に対応するこの第２の多結晶ケ
イ素層を除去する工程と，前記第２の多結晶ケイ素層の
露出面に第４の絶縁物層を堆積する工程と，前記凸状ダ
ミーパターンの側面と頂面に対応する前記第３の絶縁物
層と第２の絶縁物層を異方性食刻工程により除去して前
記第１の多結晶ケイ素層を露出すると共に前記第４の絶
縁物層を平坦化する工程と，前記第２の多結晶ケイ素層
に含有する第２導電型を示す不純物を前記第１導電型半
導体層に導入拡散して外部ベースを形成する工程と，前
記第１の多結晶ケイ素層を除去して凹部を形成する工程
と，この凹部形成により露出した前記第１の絶縁物層を
介して前記外部ベースに囲まれた第２導電型の内部ベー
スを前記第１導電型半導体層に形成する工程と，前記凹
部内に第３の多結晶ケイ素層を堆積後前記凹部側壁に前
記第３の多結晶ケイ素から成る残し膜を形成する工程
と，露出した前記第１の絶縁物層部分に開口を設ける工
程と，この開口に第１導電型を示す不純物を含有するド
ープド多結晶ケイ素層を堆積する工程と，前記第２導電
型の内部ベース層にこのドープド多結晶ケイ素層に含有
する第１導電型を示す不純物を導入拡散してエミッタを
形成する工程とを具備することを特徴とする半導体素子
の製造方法1. A step of forming an island region by a plurality of isolation regions provided in a first conductivity type semiconductor layer, and a surface portion of the first conductivity type semiconductor layer including an intrinsic operation region to be formed in the island region, A step of forming a convex dummy pattern in which a first insulating layer, a first polycrystalline silicon layer and a second insulating layer are laminated in this order; and a first polycrystalline silicon forming the convex dummy pattern Depositing a third insulator layer on the exposed surface of the layer and the surface portion of the first conductivity type semiconductor layer; and removing the third insulator layer covering the surface portion of the first conductivity type semiconductor layer surface. A step of coating the exposed surface of the first conductive type semiconductor layer including the convex dummy pattern with a second polycrystalline silicon layer containing an impurity exhibiting the second conductive type, and a side surface and a top of the convex dummy pattern. Remove this second polycrystalline silicon layer corresponding to the face A step of depositing a fourth insulator layer on the exposed surface of the second polycrystalline silicon layer, the third insulator layer and the second insulator layer corresponding to the side surface and the top surface of the convex dummy pattern. Removing the first insulating layer by an anisotropic etching process to expose the first polycrystalline silicon layer and planarize the fourth insulating layer; and Introducing an impurity having the second conductivity type into the semiconductor layer of the first conductivity type to form an extrinsic base; removing the first polycrystalline silicon layer to form a recess; Forming a second conductivity type inner base surrounded by the outer base on the first conductivity type semiconductor layer through the first insulator layer exposed by the recess formation; Leaving a third polysilicon layer on the sidewalls of the recess after depositing a polysilicon layer Forming an opening, providing an opening in the exposed first insulator layer portion, depositing a doped polycrystalline silicon layer containing an impurity exhibiting the first conductivity type in the opening, and the second And diffusing an impurity having a first conductivity type contained in the doped polycrystalline silicon layer into a conductivity type internal base layer to form an emitter.
Priority Applications (1)
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| JP18050088A JP2680358B2 (en) | 1988-07-20 | 1988-07-20 | Method for manufacturing semiconductor device |
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|---|---|---|---|---|
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- 1988-07-20 JP JP18050088A patent/JP2680358B2/en not_active Expired - Fee Related
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