JPH03164852A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH03164852A JPH03164852A JP1305023A JP30502389A JPH03164852A JP H03164852 A JPH03164852 A JP H03164852A JP 1305023 A JP1305023 A JP 1305023A JP 30502389 A JP30502389 A JP 30502389A JP H03164852 A JPH03164852 A JP H03164852A
- Authority
- JP
- Japan
- Prior art keywords
- input
- input terminal
- data
- control signal
- inputted
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、LSI等の集積回路に関する。
(従来の技術)
LSI等の集積回路に用いられる制御信号には、インタ
フェース回路を通じて入力すべき制御信号と外部より直
接入力すべき制御信号の2種類がある。
フェース回路を通じて入力すべき制御信号と外部より直
接入力すべき制御信号の2種類がある。
第2図はこのような2種類の制御信号が入力される集積
回路の構成を示す図である。
回路の構成を示す図である。
同図において、1はシリアルバスインタフェース回路を
通じて入力すべき制御信号(シリアルデータ)が入力さ
れるシリアルデータ入力端子、2゜3は外部より直接入
力すべき制御信号(パラレルデータ)が入力されるパラ
レルデータ入力端子、4はシリアルデータまたはパラレ
ルデータのいずれを入力すべきかを選択する選択信号が
入力される選択信号入力端子、5はシリアルバスインタ
フェース回路の動作に必要なりロックが入力されるクロ
ック入力端子を示している。
通じて入力すべき制御信号(シリアルデータ)が入力さ
れるシリアルデータ入力端子、2゜3は外部より直接入
力すべき制御信号(パラレルデータ)が入力されるパラ
レルデータ入力端子、4はシリアルデータまたはパラレ
ルデータのいずれを入力すべきかを選択する選択信号が
入力される選択信号入力端子、5はシリアルバスインタ
フェース回路の動作に必要なりロックが入力されるクロ
ック入力端子を示している。
そして、シリアルデータ入力端子1により入力されたシ
リアルデータは、シリアルバスインタフェース回路6を
通り、セレクタ7.8の一方の人内側に入力される。ま
た、パラレルデータ入力端子2.3により入力されたパ
ラレルデータは、直接セレクタ7.8の他方の入力側に
入力される。
リアルデータは、シリアルバスインタフェース回路6を
通り、セレクタ7.8の一方の人内側に入力される。ま
た、パラレルデータ入力端子2.3により入力されたパ
ラレルデータは、直接セレクタ7.8の他方の入力側に
入力される。
セレクタ7.8は、選択信号入力端子4により入力され
た選択信号に基づき、入力されたシリアルデータまたは
パラレルデータのいずれかを選択する。
た選択信号に基づき、入力されたシリアルデータまたは
パラレルデータのいずれかを選択する。
ところで、このような構成の集積回路では、2種類の制
御信号に対し制御信号の入力のための入力端子を5本必
要としている。
御信号に対し制御信号の入力のための入力端子を5本必
要としている。
しかしながら、このように端子数が多いことは、端子数
の制限される集積回路においては好ましいことではない
。
の制限される集積回路においては好ましいことではない
。
(発明が解決しようとする課題)
このように従来の集積回路では、制御信号の入力のため
の入力端子の数が多いという問題があった。
の入力端子の数が多いという問題があった。
本発明はこのような課題を解決するためのもので、制御
信号の入力のために必要な入力端子の数を削減すること
ができる集積回路の提供を目的としている。
信号の入力のために必要な入力端子の数を削減すること
ができる集積回路の提供を目的としている。
[発明の構成]
(課題を解決するための手段)
本発明の集積回路は上記目的を達成するために、インタ
フェース回路を通じて入力すべき第1の制御信号及び外
部より直接入力すべき第2の制御信号が入力される制御
信号入力端子と、前記第1または第2の制御信号のいず
れを入力すべきかを選択する選択信号が入力される選択
信号入力端子と、前記制御信号入力端子により入力され
前記インタフェース回路を通った第1の制御信号または
前記制御信号入力端子により入力された第2の制御信号
を、前記選択信号入力端子により入力された選択信号に
基づき選択するセレクタとを備えたものである。
フェース回路を通じて入力すべき第1の制御信号及び外
部より直接入力すべき第2の制御信号が入力される制御
信号入力端子と、前記第1または第2の制御信号のいず
れを入力すべきかを選択する選択信号が入力される選択
信号入力端子と、前記制御信号入力端子により入力され
前記インタフェース回路を通った第1の制御信号または
前記制御信号入力端子により入力された第2の制御信号
を、前記選択信号入力端子により入力された選択信号に
基づき選択するセレクタとを備えたものである。
(作 用)
本発明の集積回路では、インタフェース回路を通じて入
力すべき第1の171J I にj号と外部より直接入
力すべき第2の制御信号とが共通の制御信号入力端子に
より入力されるようになっているので、制御信号の入力
のために必要な入力端子の数を削減することができる。
力すべき第1の171J I にj号と外部より直接入
力すべき第2の制御信号とが共通の制御信号入力端子に
より入力されるようになっているので、制御信号の入力
のために必要な入力端子の数を削減することができる。
(実施例)
以下、本発明の実施例を図面に基づいて説明する。
第1図は本発明に係る一実施例の集積回路における制御
信号入力系の構成を説明するためのブロック図である。
信号入力系の構成を説明するためのブロック図である。
同図において、11はシリアルバスインタフェース回路
を通じて入力すべき制御信号(シリアルデータ)及び外
部より直接入力すべき制御信号(パラレルデータ)が入
力されるデータ入力端子、12はシリアルバスインタフ
ェース回路の動作に必要なりロック及び外部より直接入
力すべき制御信号(パラレルデータ)が入力されるクロ
ック/データ入力端子、13はシリアルデータまたはパ
ラレルデータのいずれを入力すべきかを選択する選択f
ti号が入力される選択信号入力端子を示している。
を通じて入力すべき制御信号(シリアルデータ)及び外
部より直接入力すべき制御信号(パラレルデータ)が入
力されるデータ入力端子、12はシリアルバスインタフ
ェース回路の動作に必要なりロック及び外部より直接入
力すべき制御信号(パラレルデータ)が入力されるクロ
ック/データ入力端子、13はシリアルデータまたはパ
ラレルデータのいずれを入力すべきかを選択する選択f
ti号が入力される選択信号入力端子を示している。
そして、シリアルデータの入力時には、データ入力端子
11によりシリアルデータが、クロック/データ入力端
子によりクロックが、それぞれ入力されるとともに、選
択信号入力端子13にはシリアルデータを入力すべき選
択信号が入力される。
11によりシリアルデータが、クロック/データ入力端
子によりクロックが、それぞれ入力されるとともに、選
択信号入力端子13にはシリアルデータを入力すべき選
択信号が入力される。
これによりデータ入力端子11により入力されたシリア
ルデータは、シリアルバスインタフェース回路14を通
り、セレクタ15.16を介し、この集積回路に取込ま
れる。
ルデータは、シリアルバスインタフェース回路14を通
り、セレクタ15.16を介し、この集積回路に取込ま
れる。
一方、パラレルデータの入力時には、データ入力端子1
1及びクロック/データ入力端子によりパラレルデータ
が、それぞれ入力されるとともに、選択信号入力端子1
3にはパラレルデータを入力すべき選択信号が入力され
る。これによりデータ入力端子11及びクロック/デー
タ入力端子により入力されたパラレルデータは、直接セ
レクタ15.16を介し、この集積回路に取込まれる。
1及びクロック/データ入力端子によりパラレルデータ
が、それぞれ入力されるとともに、選択信号入力端子1
3にはパラレルデータを入力すべき選択信号が入力され
る。これによりデータ入力端子11及びクロック/デー
タ入力端子により入力されたパラレルデータは、直接セ
レクタ15.16を介し、この集積回路に取込まれる。
尚、この場合、シリアルバスインタフェース回路14に
は、クロックの入力がないため動作をすることはない。
は、クロックの入力がないため動作をすることはない。
このように本実施例の集積回路では、シリアルデータの
入力に必要な入力端子とパラレルデータの入力に必要な
入力端子とを共通に使用しているので、これらシリアル
データ及びパラレルデータの入力に必要な入力端子の数
を削減することができる。
入力に必要な入力端子とパラレルデータの入力に必要な
入力端子とを共通に使用しているので、これらシリアル
データ及びパラレルデータの入力に必要な入力端子の数
を削減することができる。
[発明の効果]
以上説明したように本発明の集積回路によれば、インタ
フェース回路を通じて入力すべき第1の制御信号と外部
より直接入力すべき第2の制御信号とが共通の制御信号
入力端子により入力されるようになっているので、制御
信号の入力のために必要な入力端子の数を削減すること
ができる。
フェース回路を通じて入力すべき第1の制御信号と外部
より直接入力すべき第2の制御信号とが共通の制御信号
入力端子により入力されるようになっているので、制御
信号の入力のために必要な入力端子の数を削減すること
ができる。
第1図は本発明に係る一実施例の集積回路における制御
信号入力系の構成を説明するためのブロック図、第2図
は従来の集積回路の制御信号入力系の構成を示すブロッ
クである。 11・・・データ入力端子、12・・・クロック/デー
タ入力端子、13・・・選択信号入力端子、14・・・
シリアルバスインタフェース回路、15.16・・・セ
レクタ。
信号入力系の構成を説明するためのブロック図、第2図
は従来の集積回路の制御信号入力系の構成を示すブロッ
クである。 11・・・データ入力端子、12・・・クロック/デー
タ入力端子、13・・・選択信号入力端子、14・・・
シリアルバスインタフェース回路、15.16・・・セ
レクタ。
Claims (1)
- 【特許請求の範囲】 インタフェース回路を通じて入力すべき第1の制御信号
及び外部より直接入力すべき第2の制御信号が入力され
る制御信号入力端子と、 前記第1または第2の制御信号のいずれを入力すべきか
を選択する選択信号が入力される選択信号入力端子と、 前記制御信号入力端子により入力され前記インタフェー
ス回路を通った第1の制御信号または前記制御信号入力
端子により入力された第2の制御信号を、前記選択信号
入力端子により入力された選択信号に基づき選択するセ
レクタと を具備することを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1305023A JPH03164852A (ja) | 1989-11-22 | 1989-11-22 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1305023A JPH03164852A (ja) | 1989-11-22 | 1989-11-22 | 集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03164852A true JPH03164852A (ja) | 1991-07-16 |
Family
ID=17940163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1305023A Pending JPH03164852A (ja) | 1989-11-22 | 1989-11-22 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03164852A (ja) |
-
1989
- 1989-11-22 JP JP1305023A patent/JPH03164852A/ja active Pending
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