JPH03159272A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03159272A JPH03159272A JP29744189A JP29744189A JPH03159272A JP H03159272 A JPH03159272 A JP H03159272A JP 29744189 A JP29744189 A JP 29744189A JP 29744189 A JP29744189 A JP 29744189A JP H03159272 A JPH03159272 A JP H03159272A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 229920005591 polysilicon Polymers 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 9
- 239000001301 oxygen Substances 0.000 claims abstract description 9
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 8
- 239000007800 oxidant agent Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 7
- 239000011574 phosphorus Substances 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 34
- 238000000206 photolithography Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 210000000988 bone and bone Anatomy 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、酸化膜／窒化ＩＮ！／酸化膜（以下、ＯＮ
Ｏ膜という）構造の眉間絶縁膜を数１０人程度の薄さに
成長可能とした半導体装置の製造方法に関するものであ
る。
Ｏ膜という）構造の眉間絶縁膜を数１０人程度の薄さに
成長可能とした半導体装置の製造方法に関するものであ
る。
（従来の技術）
第２図は従来のＥＦＲＯＭ）ランジスタの製造方法を示
す工程断面図であり、この第２図により、従来のＥＦＲ
ＯＭ）ランジスタの製造方法を説明する。
す工程断面図であり、この第２図により、従来のＥＦＲ
ＯＭ）ランジスタの製造方法を説明する。
まず第２図（ロ）に示すように、半導体基板１の表面に
５ｉｎＨによるフィールド酸化膜を形成して素子分離領
域２を形成した後、ゲート酸化膜３を形成し、フローテ
ィングゲートの第１ポリシリコン層４の生成を行い、更
にリン拡散を行う。
５ｉｎＨによるフィールド酸化膜を形成して素子分離領
域２を形成した後、ゲート酸化膜３を形成し、フローテ
ィングゲートの第１ポリシリコン層４の生成を行い、更
にリン拡散を行う。
次に第２図（ロ）のように、Ｎチャンネルトランジスタ
部にゲート電極形成のために第１ボリシリコン層４が残
存するように、ホトリソグラフィ及びエツチングを行い
、その後全面にＯＮＯ膜構造の眉間絶縁膜５を形成する
。
部にゲート電極形成のために第１ボリシリコン層４が残
存するように、ホトリソグラフィ及びエツチングを行い
、その後全面にＯＮＯ膜構造の眉間絶縁膜５を形成する
。
そして第２図（ｃ）に示すように、全面に５ｉＪａ膜６
を成長させ、Ｎチャンネルトランジスタ部の周辺回路、
すなわちＰチャンネルトランジスタの形成場所のボトム
の層間絶縁膜５および上記５ｉＪ４膜６を除去すべく、
前記Ｎチャンネルトランジスタ部にレジスト７を塗布す
る０次にこのレジスト７をマスクとしてホトリソグラフ
ィ及びエツチングを行い、眉間絶縁膜５及びＳｉ３Ｎ４
膜６を除去する。
を成長させ、Ｎチャンネルトランジスタ部の周辺回路、
すなわちＰチャンネルトランジスタの形成場所のボトム
の層間絶縁膜５および上記５ｉＪ４膜６を除去すべく、
前記Ｎチャンネルトランジスタ部にレジスト７を塗布す
る０次にこのレジスト７をマスクとしてホトリソグラフ
ィ及びエツチングを行い、眉間絶縁膜５及びＳｉ３Ｎ４
膜６を除去する。
次に、第２図（ｄ）の如く、コントロールゲート８の形
成後、全面に第２ポリシリコン層９を生成する。
成後、全面に第２ポリシリコン層９を生成する。
そして上記Ｎチャンネルトランジスタ部およびＰチャン
ネルトランジスタ部にレジスト１０を塗布し、このレジ
スト１０をマスクとして、ホトリソグラフィ及び第２ポ
リシリコン層９のエツチングを行い、その後Ｎチャンネ
ルトランジスタ部の半導体基板１にＮ゛拡散層１１を形
成し、ソースドレインとし、Ｎチャンネルトランジスタ
部１００を形成する。
ネルトランジスタ部にレジスト１０を塗布し、このレジ
スト１０をマスクとして、ホトリソグラフィ及び第２ポ
リシリコン層９のエツチングを行い、その後Ｎチャンネ
ルトランジスタ部の半導体基板１にＮ゛拡散層１１を形
成し、ソースドレインとし、Ｎチャンネルトランジスタ
部１００を形成する。
次に、第２図（ｅ）に示すように、レジスト１０を除去
し、表面を酸化して絶縁膜１２を形成した後、Ｎチャン
ネルトランジスタ部のゲート部分にレジスト１３を塗布
して保護する。Ｐチャンネルトランジスタ部にＢＦ！
のイオンインプランテーションを行い、Ｐチャンネルト
ランジスタ部にＰ゛拡散層１４を形成し、かくして、Ｐ
チャンネルトランジスタ部２００を形成する。
し、表面を酸化して絶縁膜１２を形成した後、Ｎチャン
ネルトランジスタ部のゲート部分にレジスト１３を塗布
して保護する。Ｐチャンネルトランジスタ部にＢＦ！
のイオンインプランテーションを行い、Ｐチャンネルト
ランジスタ部にＰ゛拡散層１４を形成し、かくして、Ｐ
チャンネルトランジスタ部２００を形成する。
（発明が解決しようとする課題）
しかし、このような従来のＥＦＲＯＭの製造方法では、
ＯＮＯ膜構造の眉間絶縁膜５の形成を行なうには、第１
ポリシリコン層４にリンが拡散されているので、第１ポ
リシリコン層４上の酸化膜、すなわち、眉間絶縁膜５（
以下ボトム酸化膜と称す）を形成するにあたり、第１ポ
リシリコン層からリンが拡散しないように、酸素を流し
ながら酸化装置内へ導入しなければならない、特、に、
Ｐチャンネルトランジスタ部２００を形成する領域では
１．上記リンによりＰチャンネルトランジスタ部２００
の■、値が変動してしまう。
ＯＮＯ膜構造の眉間絶縁膜５の形成を行なうには、第１
ポリシリコン層４にリンが拡散されているので、第１ポ
リシリコン層４上の酸化膜、すなわち、眉間絶縁膜５（
以下ボトム酸化膜と称す）を形成するにあたり、第１ポ
リシリコン層からリンが拡散しないように、酸素を流し
ながら酸化装置内へ導入しなければならない、特、に、
Ｐチャンネルトランジスタ部２００を形成する領域では
１．上記リンによりＰチャンネルトランジスタ部２００
の■、値が変動してしまう。
又、ウェハの裏面には、その全面、特にリンドープされ
た第１ポリシリコン層が残っていることから、上記酸化
装置へ導入するだけで数１００人のボトム酸化膜５が形
成されてしまうという問題点があった。
た第１ポリシリコン層が残っていることから、上記酸化
装置へ導入するだけで数１００人のボトム酸化膜５が形
成されてしまうという問題点があった。
この発明は前記従来技術が持っている問題点のうち、ボ
トム酸化膜が数１００人はども形成されてしまうという
問題点について解決した半導体装置の製造方法を提供す
るものである。
トム酸化膜が数１００人はども形成されてしまうという
問題点について解決した半導体装置の製造方法を提供す
るものである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、半導体装置の
製造方法において、半導体基板上に素子分離を行った後
、ゲート酸化膜を形成し、かつ第１ポリシリコン層を全
面に成長させる工程と、この第１ポリシリコン層のホト
リソグラフィ及びエツチングを行なった後、酸化装置内
に入れてから酸素を流し、数１０人レベルのボトム酸化
膜を成長させる工程とを導入したものである。
製造方法において、半導体基板上に素子分離を行った後
、ゲート酸化膜を形成し、かつ第１ポリシリコン層を全
面に成長させる工程と、この第１ポリシリコン層のホト
リソグラフィ及びエツチングを行なった後、酸化装置内
に入れてから酸素を流し、数１０人レベルのボトム酸化
膜を成長させる工程とを導入したものである。
（作 用）
この発明によれば、半導体装置の製造方法において、以
上のような工程を導入したので、半導体基板上に素子骨
Ｍ ｅＮ域を形成した後、全面を熱処理してゲート酸化
膜を形成し、このゲート酸化膜上に第１ポリシリコン層
を成長させた後、リン拡散を行わないので、第１ポリシ
リコン層内にリンなどの不純物が入っておらず、酸素を
流しながらボトム酸化を行う必要がなくなり、酸化装置
内に入れて酸素を流すことにより、数ｌＯ人程度のボト
ム酸化膜を生成させることができる。したがって、前記
問題点を除去できる。
上のような工程を導入したので、半導体基板上に素子骨
Ｍ ｅＮ域を形成した後、全面を熱処理してゲート酸化
膜を形成し、このゲート酸化膜上に第１ポリシリコン層
を成長させた後、リン拡散を行わないので、第１ポリシ
リコン層内にリンなどの不純物が入っておらず、酸素を
流しながらボトム酸化を行う必要がなくなり、酸化装置
内に入れて酸素を流すことにより、数ｌＯ人程度のボト
ム酸化膜を生成させることができる。したがって、前記
問題点を除去できる。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図はその一実施例の工程
を説明するための工程断面図である。
て図面に基づき説明する。第１図はその一実施例の工程
を説明するための工程断面図である。
まず、第１図（ａ）のように、半導体基板２１の表面に
酸化膜を形成し素子分離領域２２を形成するとともに、
ゲート酸化膜２３を全面に形成し、フローティングゲー
トの第１ポリシリコン層２４を全面に成長させる。
酸化膜を形成し素子分離領域２２を形成するとともに、
ゲート酸化膜２３を全面に形成し、フローティングゲー
トの第１ポリシリコン層２４を全面に成長させる。
次に、この第１ポリシリコン層２４にリン拡散を行なわ
ずして酸化装置（図示せず）にウェハを入れ、該酸化装
置内に酸素を流すことにより、ゲート酸化膜２３と第１
ポリシリコン層２４の上面全体にボトム酸化膜２５を成
長させる。
ずして酸化装置（図示せず）にウェハを入れ、該酸化装
置内に酸素を流すことにより、ゲート酸化膜２３と第１
ポリシリコン層２４の上面全体にボトム酸化膜２５を成
長させる。
その後、ＳｉＪ、膜２６を全面に成長させ、Ｎチャンネ
ルトランジスタ部１０１の周辺回路、つまりＰチャンネ
ルトランジスタ部２０１形成場所のボトム酸化膜２５及
びＳｉ３Ｎａ膜２６を除去するために、上記Ｎチャンネ
ルトランジスタ部１０１の上面全体にレジスト２７を塗
布する。前述の如くホトリソグラフィ及びエツチングを
行ない、これらＳｉ３Ｎ４膜２６及びボトム酸化Ｉｆ！
２５を除去する。
ルトランジスタ部１０１の周辺回路、つまりＰチャンネ
ルトランジスタ部２０１形成場所のボトム酸化膜２５及
びＳｉ３Ｎａ膜２６を除去するために、上記Ｎチャンネ
ルトランジスタ部１０１の上面全体にレジスト２７を塗
布する。前述の如くホトリソグラフィ及びエツチングを
行ない、これらＳｉ３Ｎ４膜２６及びボトム酸化Ｉｆ！
２５を除去する。
次に、第１図（ロ）に示すように、レジスト２７を除去
した後、Ｐチャンネルトランジスタ部２０１を形成する
部分のホトリソグラフィを行い、レジスト２８を塗布し
、このレジスト２８をマスクとして、Ｎチャンネルトラ
ンジスタ部１０１にＮチャンネルトランジスタのソース
・ドレインの形成、及び第１ポリシリコン層２４の抵抗
を下げるためのイオン打ち込みによる不純物（ＡＳ）導
入を行う。
した後、Ｐチャンネルトランジスタ部２０１を形成する
部分のホトリソグラフィを行い、レジスト２８を塗布し
、このレジスト２８をマスクとして、Ｎチャンネルトラ
ンジスタ部１０１にＮチャンネルトランジスタのソース
・ドレインの形成、及び第１ポリシリコン層２４の抵抗
を下げるためのイオン打ち込みによる不純物（ＡＳ）導
入を行う。
その後、レジスト２８の除去を行ない、第１図（ｃ）に
示すように、Ｓｉ３Ｎａ ＩＩＩ ２６上の酸化膜２９
（ヒーリング酸化Ｍ）およびＰチャンネルトランジスタ
部２０１の形成場所のゲート酸化膜３０を同時に形成す
る。
示すように、Ｓｉ３Ｎａ ＩＩＩ ２６上の酸化膜２９
（ヒーリング酸化Ｍ）およびＰチャンネルトランジスタ
部２０１の形成場所のゲート酸化膜３０を同時に形成す
る。
その後、第２ポリシリコン層３１を全面に成長させ、更
に、Ｎチャンネルトランジスタ部１０１のソース・ドレ
インを形成するためにＮ０拡散層３２を形成し、全面に
レジスト３３を塗布する。
に、Ｎチャンネルトランジスタ部１０１のソース・ドレ
インを形成するためにＮ０拡散層３２を形成し、全面に
レジスト３３を塗布する。
次に、このレジスト３３をパターン化しこれをマスクと
して、ホトリソグラフィ、及びエツチングにより、Ｎチ
ャンネルトランジスタ部１０１゜Ｐチャンネルトランジ
スタ部２０１のゲート部分にのみ、第２ポリシリコン層
３１を残存させる。
して、ホトリソグラフィ、及びエツチングにより、Ｎチ
ャンネルトランジスタ部１０１゜Ｐチャンネルトランジ
スタ部２０１のゲート部分にのみ、第２ポリシリコン層
３１を残存させる。
更に第１図（ロ）に示すように、表面の酸化により絶縁
膜３４を形成した後、Ｐチャンネルトランジスタ部２０
１のソース・ドレイン形成、及び上記Ｎチャンネルトラ
ンジスタ部１０１の保護のため、該Ｎチャンネルトラン
ジスタ部１０１の上面にレジスト３５を塗布する。
膜３４を形成した後、Ｐチャンネルトランジスタ部２０
１のソース・ドレイン形成、及び上記Ｎチャンネルトラ
ンジスタ部１０１の保護のため、該Ｎチャンネルトラン
ジスタ部１０１の上面にレジスト３５を塗布する。
次に、このレジスト３５をマスクとして、ＢＦＫのイオ
ンインプランテーションを行ない、Ｐチャンネルトラン
ジスタ部２０１の半導体基板２１にＰ°拡敞層３６を形
成する。
ンインプランテーションを行ない、Ｐチャンネルトラン
ジスタ部２０１の半導体基板２１にＰ°拡敞層３６を形
成する。
（発明の効果）
この発明によれば特に、半導体基板上に素子骨Ｈ９Ｍ域
を形成し、かつゲート酸化膜形成した後、第１ポリシリ
コン層を全面に成長させ、この第１ポリシリコン層に不
純物を拡散することなくホトリソグラフィ及びエツチン
グを行ない、酸化装置に入れ酸素を流してボトム酸化膜
生成を行うようにしたものである。その結果、トランジ
スタの特性に影響なく、ボトム酸化を数１０人レベルの
膜厚にて可能となり、特に上述のＥＦＲＯＭなどにあっ
て前記第１ポリシリコン層と第２ポリシリコン層の眉間
絶縁膜に０ＮＯＩＩ！構造を使用したとき、その書込み
特性を著しく向上させ得る効果がある。
を形成し、かつゲート酸化膜形成した後、第１ポリシリ
コン層を全面に成長させ、この第１ポリシリコン層に不
純物を拡散することなくホトリソグラフィ及びエツチン
グを行ない、酸化装置に入れ酸素を流してボトム酸化膜
生成を行うようにしたものである。その結果、トランジ
スタの特性に影響なく、ボトム酸化を数１０人レベルの
膜厚にて可能となり、特に上述のＥＦＲＯＭなどにあっ
て前記第１ポリシリコン層と第２ポリシリコン層の眉間
絶縁膜に０ＮＯＩＩ！構造を使用したとき、その書込み
特性を著しく向上させ得る効果がある。
第１図は本発明半導体装置の製造方法の一実施例を説明
するための工程断面図、第２図は従来のＥＦＲＯＭの製
造方法の工程断面図である。 ２１・・・半導体基板、２２・・・素子骨ＩＩＩ ＠、
ＩＩ域、２３゜３０・・・ゲート酸化膜、２４・・・第
１ポリシリコン層、２５・・・ボトム酸化膜、２６・・
・Ｓｉ３Ｎａ膜、３１・・・第２ポリシリコン層、３２
・・・Ｎ′″拡散層、３６・・・Ｐ４４拡散。 ４１６−
するための工程断面図、第２図は従来のＥＦＲＯＭの製
造方法の工程断面図である。 ２１・・・半導体基板、２２・・・素子骨ＩＩＩ ＠、
ＩＩ域、２３゜３０・・・ゲート酸化膜、２４・・・第
１ポリシリコン層、２５・・・ボトム酸化膜、２６・・
・Ｓｉ３Ｎａ膜、３１・・・第２ポリシリコン層、３２
・・・Ｎ′″拡散層、３６・・・Ｐ４４拡散。 ４１６−
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上に素子分離領域を形成した後、ゲー
ト酸化膜を介して第１ポリシリコン層を全面に成長させ
る工程と、 （ｂ）上記第１ポリシリコン層に不純物を拡散すること
なく、Ｎチャンネルトランジスタ部に上記第１ポリシリ
コン層が残存するように該第１ポリシリコン層をエッチ
ングし、酸化装置内に入れ酸素を流してボトム酸化膜を
生成する工程と、 （ｃ）全面にＳｉ＿３Ｎ＿４膜を生成後、Ｐチャンネル
トランジスタ部の上記ボトム酸化膜と上記Ｓｉ＿３Ｎ＿
４膜を除去し前記Ｎチャンネルトランジスタ部の上記半
導体基板に不純物のイオンを打ち込む工程と、（ｄ）全
面にゲート酸化膜を形成し、第２ポリシリコン層を生成
してパターン化と表面の酸化を行った後、上記Ｎチャン
ネルトランジスタ部およびＰチャンネルトランジスタ部
に拡散層を形成する工程と、 よりなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29744189A JPH03159272A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29744189A JPH03159272A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03159272A true JPH03159272A (ja) | 1991-07-09 |
Family
ID=17846561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29744189A Pending JPH03159272A (ja) | 1989-11-17 | 1989-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03159272A (ja) |
-
1989
- 1989-11-17 JP JP29744189A patent/JPH03159272A/ja active Pending
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