JPH03159175A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH03159175A JPH03159175A JP1298328A JP29832889A JPH03159175A JP H03159175 A JPH03159175 A JP H03159175A JP 1298328 A JP1298328 A JP 1298328A JP 29832889 A JP29832889 A JP 29832889A JP H03159175 A JPH03159175 A JP H03159175A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、絶縁ゲート型薄膜トランジスタ(以下TPT
という)を用いたアクティブマトリクス型の液晶表示装
置に関する。
という)を用いたアクティブマトリクス型の液晶表示装
置に関する。
(ロ)従来の技術
近年、TPTを用いた高密度のTV用液晶表示装置が開
発され、表示画面の大型化と共に画素数の増大が図られ
ている。
発され、表示画面の大型化と共に画素数の増大が図られ
ている。
第2図は従来のTPTを用いた液晶表示装置の断面図で
ある。図において、ガラス基板(1)上の全面にはシリ
コン酸化物の絶縁膜(2)が形成され、絶縁膜(2)上
にクロム等の導電体からなるゲート電極(3)及びゲー
ト電極(3)と連続する選択電極(図示せず)が一体に
形成される。更に、ゲート電極(3)を覆って全面にゲ
ート絶縁膜(4)が形成され、この上にアモルファスシ
リコン(5)、保護絶縁膜(6)、及び、N+型不純物
がドープされたアモルファスシリコンからなるドレイン
(7)及びソース(8)が設けられ、更に、ドレイン(
7)に接続されたアルミニウムの表示電圧供給線(9)
とソース(8)を画素電極(lO)に接続するアルミニ
ウムの接続電極(11)が形成される。
ある。図において、ガラス基板(1)上の全面にはシリ
コン酸化物の絶縁膜(2)が形成され、絶縁膜(2)上
にクロム等の導電体からなるゲート電極(3)及びゲー
ト電極(3)と連続する選択電極(図示せず)が一体に
形成される。更に、ゲート電極(3)を覆って全面にゲ
ート絶縁膜(4)が形成され、この上にアモルファスシ
リコン(5)、保護絶縁膜(6)、及び、N+型不純物
がドープされたアモルファスシリコンからなるドレイン
(7)及びソース(8)が設けられ、更に、ドレイン(
7)に接続されたアルミニウムの表示電圧供給線(9)
とソース(8)を画素電極(lO)に接続するアルミニ
ウムの接続電極(11)が形成される。
このようにTPTの設けられたガラス基板(1)上にポ
リイミド配向膜の塗布、ラビングによる配向処理、ガラ
ス基板(1)の周辺のシール及び液晶の注入によって液
晶表示装置が完成する。
リイミド配向膜の塗布、ラビングによる配向処理、ガラ
ス基板(1)の周辺のシール及び液晶の注入によって液
晶表示装置が完成する。
第2図の液晶表示装置において、選択電極に選択電圧を
印加するとTPTがオンして表示電圧供給線(9)に印
加された表示電圧が画素電極(10)に充電され、表示
がなされる。
印加するとTPTがオンして表示電圧供給線(9)に印
加された表示電圧が画素電極(10)に充電され、表示
がなされる。
このような液晶表示装置は、特開平1−136123号
公報に記載されている。
公報に記載されている。
(ハ)発明が解決しようとする課題
第2図に示された液晶表示装置においては、絶縁膜(2
)上にゲート電極(3)、ゲート絶縁膜(4)、アモル
ファスシリコン(5)、ドレイン(7)及びソース(8
)、表示電圧供給線(9)及び接続電極(11)が積層
されるため、段差部のステップカバレッジが悪化し、各
層間のショートが発生する危惧がある。
)上にゲート電極(3)、ゲート絶縁膜(4)、アモル
ファスシリコン(5)、ドレイン(7)及びソース(8
)、表示電圧供給線(9)及び接続電極(11)が積層
されるため、段差部のステップカバレッジが悪化し、各
層間のショートが発生する危惧がある。
そこで、ゲート電極(3)及び選択電極にタンタルを使
用し、その表面に陽極酸化によって緻密な絶縁膜を形成
してゲート電極(3)とドレイン(7)及びソース(8
)のショートを防止する技術が提案されている。しかし
ながら、大画面高密度になると選択電極の幅が狭くなる
と共に配線長が長くなるために、その電気抵抗が大きく
なり、特に、ゲート電極(3)及び選択電極を電気抵抗
の大きいタンタルで形成した場合には、抵抗の増大は顕
著になる。
用し、その表面に陽極酸化によって緻密な絶縁膜を形成
してゲート電極(3)とドレイン(7)及びソース(8
)のショートを防止する技術が提案されている。しかし
ながら、大画面高密度になると選択電極の幅が狭くなる
と共に配線長が長くなるために、その電気抵抗が大きく
なり、特に、ゲート電極(3)及び選択電極を電気抵抗
の大きいタンタルで形成した場合には、抵抗の増大は顕
著になる。
また、第2図の液晶表示装置のTPTは、その高さが高
くなり、ガラス基板をシールする際にその間隙を一定に
保持するためにいれるピラーがTFT上に存在すると間
隙がバラついてしまう欠点があった。
くなり、ガラス基板をシールする際にその間隙を一定に
保持するためにいれるピラーがTFT上に存在すると間
隙がバラついてしまう欠点があった。
(ニ)課題を解決するための手段
本発明は、上述した点に鑑みて創作されたものであり、
ガラス基板上に設けられた絶縁膜と、ゲート電極及び該
ゲート電極に連続する選択電極が形成される部分の前記
絶縁膜に形成された溝と、該溝内に設けられたゲート電
極及び選択電極を形成する導電体と、面記溝内に設けら
れ、前記導電体上に形成されたゲート絶縁膜と、トラン
ジスタが形成される面記溝内に設けられ、前記ゲート絶
縁膜上に形成されたアモルファスシリコン層とを備える
ことにより、TPTの平坦化とショートの防止を目的と
する。
ガラス基板上に設けられた絶縁膜と、ゲート電極及び該
ゲート電極に連続する選択電極が形成される部分の前記
絶縁膜に形成された溝と、該溝内に設けられたゲート電
極及び選択電極を形成する導電体と、面記溝内に設けら
れ、前記導電体上に形成されたゲート絶縁膜と、トラン
ジスタが形成される面記溝内に設けられ、前記ゲート絶
縁膜上に形成されたアモルファスシリコン層とを備える
ことにより、TPTの平坦化とショートの防止を目的と
する。
(ホ)作用
−F述の手段によれば、ガラス基板上の絶縁膜に設けら
れた溝は、選択電極及びゲート電極を埋め込み、更に、
TPTのが形成される溝は、ゲート電極、ゲート絶縁膜
、a−3i層、ドレイン及びソースを収納し、絶縁膜の
中にTPTを埋め込んで、表面を平坦化するよう作用す
る。
れた溝は、選択電極及びゲート電極を埋め込み、更に、
TPTのが形成される溝は、ゲート電極、ゲート絶縁膜
、a−3i層、ドレイン及びソースを収納し、絶縁膜の
中にTPTを埋め込んで、表面を平坦化するよう作用す
る。
(へ)実施例
第1図(a)(b)は、本発明の実施例を示す断面図で
あり、第1図(a)は選択@極部の断面図、第1図(b
)はTFT部の断面図である。
あり、第1図(a)は選択@極部の断面図、第1図(b
)はTFT部の断面図である。
第1図(a)(b)において、ガラス基板(12)の−
主面上にCVD法等によって8000人程度0厚さに5
iO=の絶縁膜(13)が設けられ、更に、この絶it
膜(13)には7オトレジスト膜によって溝(14)が
設けられる。そして、スッパタリング法によってCr等
の導電体を2000人程度0厚さに付着することにより
、絶縁膜(13)の溝(14)内に選択電極(15)及
びゲート電極(16)が埋め込まれて形成される。この
選択電極(15)は並行に複数配置され、選択電極(1
5)から突出してゲート電極(16)が一体化されてい
る。
主面上にCVD法等によって8000人程度0厚さに5
iO=の絶縁膜(13)が設けられ、更に、この絶it
膜(13)には7オトレジスト膜によって溝(14)が
設けられる。そして、スッパタリング法によってCr等
の導電体を2000人程度0厚さに付着することにより
、絶縁膜(13)の溝(14)内に選択電極(15)及
びゲート電極(16)が埋め込まれて形成される。この
選択電極(15)は並行に複数配置され、選択電極(1
5)から突出してゲート電極(16)が一体化されてい
る。
更に、TPTが形成されるゲート電極(16)上にハ3
000人の厚さのシリコン窒化(SiNx)物からなる
ゲート絶縁膜(17)と、2000人程度0厚さのアモ
ルファスシリコン(a−5i)層(18)と、N+不純
物のドープされた500人の厚さのアモルファスシリコ
ン(N”a−Si)からなるドレイン(19)及びソー
ス(20)が形成されている。
000人の厚さのシリコン窒化(SiNx)物からなる
ゲート絶縁膜(17)と、2000人程度0厚さのアモ
ルファスシリコン(a−5i)層(18)と、N+不純
物のドープされた500人の厚さのアモルファスシリコ
ン(N”a−Si)からなるドレイン(19)及びソー
ス(20)が形成されている。
更に、ドレイン(19)上には、選択電極(15)と直
交してAIで形成された表示電圧供給線(21)が重畳
して設けられ、ソース(20)上には、AIで形成され
た接続電極(22)が重畳して設けられる。そして、接
続電極(22)の一端上にその一部が重畳されてITO
の画素を極(23)が設けられる。これらTPTが形成
された上にはシリコン窒化物のパッシベーション膜(2
4)が形成される。
交してAIで形成された表示電圧供給線(21)が重畳
して設けられ、ソース(20)上には、AIで形成され
た接続電極(22)が重畳して設けられる。そして、接
続電極(22)の一端上にその一部が重畳されてITO
の画素を極(23)が設けられる。これらTPTが形成
された上にはシリコン窒化物のパッシベーション膜(2
4)が形成される。
ここで、ゲート絶縁膜(17)、a−5i層(18)、
ドレイン(19)及びソース(20)のN”a −S
i層は、溝(14)を形成したレジスト膜を残存したま
ま、5iNzとa−5iとN”a−8iをプラズマCV
D法等によって連続して積層した後、レジスト膜を除去
するリフトオフ法により溝(14)以外に積層されたS
i N xとa−5iとN”a−5iを除去し、更に
、TPTが形成されるゲート電極(16)のSiNxと
a−5iとN”a−5iをマスクしてその他の溝(14
)内に積層されたSiNxとa−SiとN”a−5lを
エツチング除去することにより形成される。
ドレイン(19)及びソース(20)のN”a −S
i層は、溝(14)を形成したレジスト膜を残存したま
ま、5iNzとa−5iとN”a−8iをプラズマCV
D法等によって連続して積層した後、レジスト膜を除去
するリフトオフ法により溝(14)以外に積層されたS
i N xとa−5iとN”a−5iを除去し、更に
、TPTが形成されるゲート電極(16)のSiNxと
a−5iとN”a−5iをマスクしてその他の溝(14
)内に積層されたSiNxとa−SiとN”a−5lを
エツチング除去することにより形成される。
そして、N”a−5i層上に表示電圧供給線(21)と
接続t 極(22)を形成した後、これらをマスクとし
てN”a−5iをエツチング除去することでドレイン(
19)及びソース(20)が形成される。
接続t 極(22)を形成した後、これらをマスクとし
てN”a−5iをエツチング除去することでドレイン(
19)及びソース(20)が形成される。
第1図(b)に示す如く形成されたTPTは、ドレイン
(19)及びソース(20)の表面が絶縁膜(13)の
表面と略同じ高さになっている。
(19)及びソース(20)の表面が絶縁膜(13)の
表面と略同じ高さになっている。
第1図(a)(b)の構造によると、溝(14)内には
、ゲート電極(16)とゲート絶縁膜(17)とa−5
i層(18)とドレイン(19)及びソース(20)が
順次積層されるために、各層間の段差がなく、各層間の
ショートが防止される。また、TPTの上部と絶縁膜(
13)の表面の段差もなく平坦化されるため、間隙の制
御のためのピラーがTPTの上部に配置されても間隙の
ばらつきがなくなる。
、ゲート電極(16)とゲート絶縁膜(17)とa−5
i層(18)とドレイン(19)及びソース(20)が
順次積層されるために、各層間の段差がなく、各層間の
ショートが防止される。また、TPTの上部と絶縁膜(
13)の表面の段差もなく平坦化されるため、間隙の制
御のためのピラーがTPTの上部に配置されても間隙の
ばらつきがなくなる。
尚、第1図(a )(b )の実施例では、選択電極(
15)及びゲート電極(16)は、Crで形成したが、
Tを使用しその表面を陽極酸化した構造にしてもよい。
15)及びゲート電極(16)は、Crで形成したが、
Tを使用しその表面を陽極酸化した構造にしてもよい。
(ト)発明の効果
本発明によれば、TPTを構成する層間のショートが防
止され、信頼性が向上する。また、TPT全体の高さを
低くできるので、ピラーによる間隙の制御が正確に行え
、表示品質の向上となる利点がある。
止され、信頼性が向上する。また、TPT全体の高さを
低くできるので、ピラーによる間隙の制御が正確に行え
、表示品質の向上となる利点がある。
第1図(a)(b)は、本発明の実施例を示す断面図、
第2図は従来例を示す断面図である。 (12)・・・ガラス基板、(13)・・・絶縁膜、(
14)・・・溝、(15)・・・選択電極、(16)・
・・ゲート電極、(17)・・・ゲート絶縁膜、(18
)・・・a−Si層、(19)・・・ドレイン、(20
)・・・ソース、(21)・・・表示電圧供給線、(2
2)・・・接続電極、(23)・・・画素電極、(24
)・・・パッシベーション膜。
第2図は従来例を示す断面図である。 (12)・・・ガラス基板、(13)・・・絶縁膜、(
14)・・・溝、(15)・・・選択電極、(16)・
・・ゲート電極、(17)・・・ゲート絶縁膜、(18
)・・・a−Si層、(19)・・・ドレイン、(20
)・・・ソース、(21)・・・表示電圧供給線、(2
2)・・・接続電極、(23)・・・画素電極、(24
)・・・パッシベーション膜。
Claims (2)
- (1)ガラス基板上に設けられた絶縁膜と、ゲート電極
及び該ゲート電極に連続する選択電極が形成される部分
の前記絶縁膜に形成された溝と、 該溝内に設けられたゲート電極及び選択電極を形成する
導電体と、 前記溝内に設けられ、前記導電体上に形成されたゲート
絶縁膜と、 トランジスタが形成される面記溝内に設けられ、前記ゲ
ート絶縁膜上に形成されたアモルフアスシリコン層と、 を具備した液晶表示装置。 - (2)トランジスタが形成される前記溝内に設けられた
アモルファスシリコン層上に不純物のドープされたアモ
ルファスシリコンからなるドレイン及びソースが形成さ
れ、該ドレイン及びソースの上面が前記絶縁膜の上面に
略一致することを特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1298328A JPH03159175A (ja) | 1989-11-16 | 1989-11-16 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1298328A JPH03159175A (ja) | 1989-11-16 | 1989-11-16 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03159175A true JPH03159175A (ja) | 1991-07-09 |
Family
ID=17858239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1298328A Pending JPH03159175A (ja) | 1989-11-16 | 1989-11-16 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03159175A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012028818A (ja) * | 1999-08-31 | 2012-02-09 | E Ink Corp | パターニングされた半導体膜を形成する方法 |
-
1989
- 1989-11-16 JP JP1298328A patent/JPH03159175A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012028818A (ja) * | 1999-08-31 | 2012-02-09 | E Ink Corp | パターニングされた半導体膜を形成する方法 |
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