JPH0315844B2 - - Google Patents
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- JPH0315844B2 JPH0315844B2 JP57170376A JP17037682A JPH0315844B2 JP H0315844 B2 JPH0315844 B2 JP H0315844B2 JP 57170376 A JP57170376 A JP 57170376A JP 17037682 A JP17037682 A JP 17037682A JP H0315844 B2 JPH0315844 B2 JP H0315844B2
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- 238000010586 diagram Methods 0.000 description 4
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- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は低電源電圧での動作を可能としたヒ
ステリシス回路に関する。
ステリシス回路に関する。
周知のように、種々の信号処理を安定に行うた
めには、ヒステリシス回路は欠かせないものとな
つている。
めには、ヒステリシス回路は欠かせないものとな
つている。
このようなヒステリシス回路として、従来第１
図に示されるように、トランジスタQ1，Q2抵抗
R1〜R5を有して構成されるものが良く使用され
ている。
図に示されるように、トランジスタQ1，Q2抵抗
R1〜R5を有して構成されるものが良く使用され
ている。
すなわち、第１図の回路は、入力端子IN0のレ
ベルが低い状態でトランジスタQ1がオフとなり
トランジスタQ2がオフとされ出力端子OUT0のレ
ベルがローレベルとなる。このの状態において、
抵抗R3，R5の接続中点ａ点の電圧Vaは、 Va≒（R4／R1＋R2＋R4・VB−0.7） ・R5／R3＋R5 となつている。但し電源VB電圧、抵抗R1〜R5の
各抵抗値はそれぞれの符号で示すものとする。
ベルが低い状態でトランジスタQ1がオフとなり
トランジスタQ2がオフとされ出力端子OUT0のレ
ベルがローレベルとなる。このの状態において、
抵抗R3，R5の接続中点ａ点の電圧Vaは、 Va≒（R4／R1＋R2＋R4・VB−0.7） ・R5／R3＋R5 となつている。但し電源VB電圧、抵抗R1〜R5の
各抵抗値はそれぞれの符号で示すものとする。
そして、入力端子IN0のレベルが略Va＋0.7
〔Ｖ〕以上になるとトランジスタQ1がオンとな
り、トランジスタQ2がオフして、出力端子OUT0
のレベルがハイレベルとなる。この状態には、入
力端子IN0のレベルが少々低下しても、トランジ
スタQ1は、オンの状態を保持するものである。
〔Ｖ〕以上になるとトランジスタQ1がオンとな
り、トランジスタQ2がオフして、出力端子OUT0
のレベルがハイレベルとなる。この状態には、入
力端子IN0のレベルが少々低下しても、トランジ
スタQ1は、オンの状態を保持するものである。
これにより、第１図の回路はヒステリシス特性
を有することになる。
を有することになる。
しかしながら、第１図のヒステリシス回路は、
ヒステリシス幅を抵抗R3，R5の抵抗値を設定す
ることにより所定のヒステリシス幅を得ているた
め、ヒステリシス幅の設定が難しく且つ安定して
小さなヒステリシス幅を得ることが困難であると
いつた問題点を有している。そしてなによりも、
動作状態で等価的に直列接続される抵抗数が多い
ので、例えば電源VB電圧がIV以下のような低電
で動作させることが大きな欠点であり、小型化し
た携帯用電子機器に実装するには良好とは言えな
かつた。
ヒステリシス幅を抵抗R3，R5の抵抗値を設定す
ることにより所定のヒステリシス幅を得ているた
め、ヒステリシス幅の設定が難しく且つ安定して
小さなヒステリシス幅を得ることが困難であると
いつた問題点を有している。そしてなによりも、
動作状態で等価的に直列接続される抵抗数が多い
ので、例えば電源VB電圧がIV以下のような低電
で動作させることが大きな欠点であり、小型化し
た携帯用電子機器に実装するには良好とは言えな
かつた。
この発明は上記の点に鑑みてなされたもので、
特に低い電源電圧で動作をなすと共に、小さなヒ
ステリシス幅でも安定して設定し得るきわめて良
好なヒステリシス回路を提供することを目的とす
るものである。
特に低い電源電圧で動作をなすと共に、小さなヒ
ステリシス幅でも安定して設定し得るきわめて良
好なヒステリシス回路を提供することを目的とす
るものである。
この発明は、エミッタ接地形の増幅器を構成す
るトランジスタと、このトランジスタのコレクタ
側に大小異なるいずれかのレベルの定電流を供す
る第１の手段と、上記トランジスタのコレクタ電
流と上記第１の手段が供する定電流との差を検出
し、上記トランジスタのコレクタ電流が上記第１
の手段の定電流よりも小さいときは上記第１の手
段の電流を大とし、逆のときは小となるように上
記第１の手段の定電流レベルの大小を切換える第
２の手段とを具備してなることを特徴とするもの
である。
るトランジスタと、このトランジスタのコレクタ
側に大小異なるいずれかのレベルの定電流を供す
る第１の手段と、上記トランジスタのコレクタ電
流と上記第１の手段が供する定電流との差を検出
し、上記トランジスタのコレクタ電流が上記第１
の手段の定電流よりも小さいときは上記第１の手
段の電流を大とし、逆のときは小となるように上
記第１の手段の定電流レベルの大小を切換える第
２の手段とを具備してなることを特徴とするもの
である。
以下、この発明の実施例を説明するに先立ち、
この発明の基本構成となるものについて第２図を
参照して説明する。
この発明の基本構成となるものについて第２図を
参照して説明する。
すなわち、この発明によるヒステリシス回路の
主要な動作をなす例えばNPN形のトランジスタ
Q11は、ベースが入力端子IN1に接続され、エミ
ッタが接地され、コレクタが出力端子OUT1に接
続されると共に後述するスイツチング制御回路１
１の入力端子に接続されている。上記トランジス
タQ11のコレクタには、電源Vccが定電流源I1を
介して接続される一方、同じく電源Vccが定電流
源I2およびスイツチング回路Ｓを直列的に介して
接続されている。
主要な動作をなす例えばNPN形のトランジスタ
Q11は、ベースが入力端子IN1に接続され、エミ
ッタが接地され、コレクタが出力端子OUT1に接
続されると共に後述するスイツチング制御回路１
１の入力端子に接続されている。上記トランジス
タQ11のコレクタには、電源Vccが定電流源I1を
介して接続される一方、同じく電源Vccが定電流
源I2およびスイツチング回路Ｓを直列的に介して
接続されている。
上記スイツチング制御回路１１は、出力端子が
上記スイツチング回路Ｓの制御入力端に接続され
ており、入力端子に電流が流れ込めば上記スイツ
チング回路Ｓをオンとし、入力端子から電流が流
れ出せば上記スイツチング回路Ｓをオフとするよ
うになされている。
上記スイツチング回路Ｓの制御入力端に接続され
ており、入力端子に電流が流れ込めば上記スイツ
チング回路Ｓをオンとし、入力端子から電流が流
れ出せば上記スイツチング回路Ｓをオフとするよ
うになされている。
以上のように構成されるヒステリシス回路にお
いて、入力端子IN1がレベルが低い場合、トラン
ジスタQ11のコレクタ電流はきわめて微少である
ので、スイツチング制御回路１１は、入力端に電
流が流れ込みスイツチング回路Ｓをオンとし出力
端子OUT1のレベルを所定のレベル（ハイレベ
ル）とするようになる。
いて、入力端子IN1がレベルが低い場合、トラン
ジスタQ11のコレクタ電流はきわめて微少である
ので、スイツチング制御回路１１は、入力端に電
流が流れ込みスイツチング回路Ｓをオンとし出力
端子OUT1のレベルを所定のレベル（ハイレベ
ル）とするようになる。
次に、入力端子IN1のレベルがしだいに上昇し
略所定のレベルVHを超えると、上記トランジス
タQ11のコレクタ電流が増加するので、スイツチ
ング制御回路１１は、入力端子に電流が流れ込み
スイツチング回路Ｓをオフとする。この状態で入
力端子INのレベルが少々低下しても、トランジ
スタQ11は、コレクタ電流が定電流源I1電流より
も大きく、出力端子OUT1のレベルを所定のレベ
ル（ローレベル）に保持するように動作する。
略所定のレベルVHを超えると、上記トランジス
タQ11のコレクタ電流が増加するので、スイツチ
ング制御回路１１は、入力端子に電流が流れ込み
スイツチング回路Ｓをオフとする。この状態で入
力端子INのレベルが少々低下しても、トランジ
スタQ11は、コレクタ電流が定電流源I1電流より
も大きく、出力端子OUT1のレベルを所定のレベ
ル（ローレベル）に保持するように動作する。
これに対して、入力端子IN1のレベルが略所定
のレベルVL以下となると、スイツチング制御回
路１１は、入力端子に電流が流れ込みスイツチン
グ回路Ｓをオンとする。これにより、トランジス
タQ11は、出力端レベルを所定のレベル（ハイレ
ベル）に保持するように動作する。
のレベルVL以下となると、スイツチング制御回
路１１は、入力端子に電流が流れ込みスイツチン
グ回路Ｓをオンとする。これにより、トランジス
タQ11は、出力端レベルを所定のレベル（ハイレ
ベル）に保持するように動作する。
なお、上記した所定のレベルVHおよびVLは、
各電流源I1およびI2それぞれの電流をその符号で
示し、トランジスタQ11の逆方向飽和電流をISで
示すものとすれば、 VH＝VTln（I1＋I2／IS） VL＝VTln（I1IS） で示されるものである。但し、VTは熱電圧であ
り、ボルツマン定数をＫ、絶対温度をＴ、電子の
電荷をｑとすれば、VT＝KT／ｑで示されるもので ある。
各電流源I1およびI2それぞれの電流をその符号で
示し、トランジスタQ11の逆方向飽和電流をISで
示すものとすれば、 VH＝VTln（I1＋I2／IS） VL＝VTln（I1IS） で示されるものである。但し、VTは熱電圧であ
り、ボルツマン定数をＫ、絶対温度をＴ、電子の
電荷をｑとすれば、VT＝KT／ｑで示されるもので ある。
したがつて第２図に回路のヒステリシス幅VHL
は VHL＝VH−VL＝VTln（I1＋I2／I1） で示されることになる。つまり、ヒステリシス幅
VHLは、電流比I1＋I2で定められるもので、例え
ば常温でVTが略26〔mV〕、電流比I1：I1＋I2が
１：10であるとすれば略60〔mV〕程度の値とな
る。
は VHL＝VH−VL＝VTln（I1＋I2／I1） で示されることになる。つまり、ヒステリシス幅
VHLは、電流比I1＋I2で定められるもので、例え
ば常温でVTが略26〔mV〕、電流比I1：I1＋I2が
１：10であるとすれば略60〔mV〕程度の値とな
る。
以下、上記した基本構成に基づき構成されるこ
の発明の実施例について詳細に説明する。
の発明の実施例について詳細に説明する。
すなわち、第３図に示すように入力端子IN2は
抵抗R11を介してNPN形のトランジスタQ12のベ
ースに接続されている。このトランジスタQ12
は、エミッタが接地され、コレクタが直接的に
PNP形のトランジスタQ13のベースおよびPNP形
のトランジスタQ14のコレクタに接続されると共
に定電流源I11を介して電源Vccに接地されてい
る。上記トランジスタQ13は、エミッタが抵抗
R12を介して電源Vccに接続され、コレクタが出
力端子OUT2およびNPN形のトランジスタQ15の
ベースに直接的に接続されると共に抵抗R13を介
して接地されている。
抵抗R11を介してNPN形のトランジスタQ12のベ
ースに接続されている。このトランジスタQ12
は、エミッタが接地され、コレクタが直接的に
PNP形のトランジスタQ13のベースおよびPNP形
のトランジスタQ14のコレクタに接続されると共
に定電流源I11を介して電源Vccに接地されてい
る。上記トランジスタQ13は、エミッタが抵抗
R12を介して電源Vccに接続され、コレクタが出
力端子OUT2およびNPN形のトランジスタQ15の
ベースに直接的に接続されると共に抵抗R13を介
して接地されている。
上記トランジスタQ14は、エミッタが電源Vcc
に接続され、ベースが図示極性のダイオードQ16
を介して電源Vccに接続されると共にNPN形の
トランジスタQ17のコレクタに接続され、カレン
トミラー回路を構成している。上記ダイオード
Q16は、ベースおよびコレクタが共通接続される
いわゆるダイオード接続されたトランジスタでな
るものである。
に接続され、ベースが図示極性のダイオードQ16
を介して電源Vccに接続されると共にNPN形の
トランジスタQ17のコレクタに接続され、カレン
トミラー回路を構成している。上記ダイオード
Q16は、ベースおよびコレクタが共通接続される
いわゆるダイオード接続されたトランジスタでな
るものである。
上記トランジスタQ17は、エミッタが接地さ
れ、ベースが定電流源I12を介して電源Vccに接続
されると共に、例えばトランジスタがダイオード
接続される図示極性のダイオードQ18を介して接
地され、カレンドミラー回路を構成している。上
記トランジスタQ15は、エミッタが接地され、コ
レクタが上記定電流源I12およびダイオードQ18の
接続中点に接続されている。
れ、ベースが定電流源I12を介して電源Vccに接続
されると共に、例えばトランジスタがダイオード
接続される図示極性のダイオードQ18を介して接
地され、カレンドミラー回路を構成している。上
記トランジスタQ15は、エミッタが接地され、コ
レクタが上記定電流源I12およびダイオードQ18の
接続中点に接続されている。
すなわち、以上のように構成されるヒステリシ
ス回路において、入力端子IN2のレベルが低くト
ランジスタQ12のコレクタ電流が定電流源I11電流
およびトランジスタQ14のコレクタ電流の和より
も少いと、トランジスタQ13がオフすると共にト
ランジスタQ15がオフすることになる。この場
合、トランジスタQ14は、上記の如くダイオード
Q16とカレントミラー回路を構成するものであ
り、トランジスタQ17とダイオードQ13でなるカ
レントミラー回路により、そのコレクタ電流が定
電流源I12電流に略等しくなるのである。そして、
出力端子OUT2のレベルは、ローレベルとなる。
ス回路において、入力端子IN2のレベルが低くト
ランジスタQ12のコレクタ電流が定電流源I11電流
およびトランジスタQ14のコレクタ電流の和より
も少いと、トランジスタQ13がオフすると共にト
ランジスタQ15がオフすることになる。この場
合、トランジスタQ14は、上記の如くダイオード
Q16とカレントミラー回路を構成するものであ
り、トランジスタQ17とダイオードQ13でなるカ
レントミラー回路により、そのコレクタ電流が定
電流源I12電流に略等しくなるのである。そして、
出力端子OUT2のレベルは、ローレベルとなる。
これに対して入力端子IN2のレベルが大きくな
り所定のレベルVHを超えると、トランジスタQ13
がオンとなり、トランジスタQ15がオンすること
によりトランジスタQ17がオフとなる。これによ
り、トランジスタQ14がオフとなるので、入力端
子IN2のレベルが所定のレベルVL以下とならない
限りトランジスタQ13はオン状態を保持し、出力
端子OUT2のレベルがハイレベルとなされるもの
である。また、入力端子IN2のレベルが低下しVL
以下となると、再びトランジスタQ13がオフとな
り、出力端子OUT2のレベルがローレベルとなる
状態となるものである。
り所定のレベルVHを超えると、トランジスタQ13
がオンとなり、トランジスタQ15がオンすること
によりトランジスタQ17がオフとなる。これによ
り、トランジスタQ14がオフとなるので、入力端
子IN2のレベルが所定のレベルVL以下とならない
限りトランジスタQ13はオン状態を保持し、出力
端子OUT2のレベルがハイレベルとなされるもの
である。また、入力端子IN2のレベルが低下しVL
以下となると、再びトランジスタQ13がオフとな
り、出力端子OUT2のレベルがローレベルとなる
状態となるものである。
なお、上記の場合、所定のレベルVHならびに
VLは、それぞれ、定電流源I11およびI12の各電流
をその符号で示しトランジスタQ12の逆方向飽和
電流をISOで示すとすれば、 VH＝VTln（I11＋I12／ISO） VL＝VTln（I11／ISO） となる。これにより、第３図の回路のヒステリシ
ス幅VHLは VHL＝VTln（I11＋I12／I11） となるものである。
VLは、それぞれ、定電流源I11およびI12の各電流
をその符号で示しトランジスタQ12の逆方向飽和
電流をISOで示すとすれば、 VH＝VTln（I11＋I12／ISO） VL＝VTln（I11／ISO） となる。これにより、第３図の回路のヒステリシ
ス幅VHLは VHL＝VTln（I11＋I12／I11） となるものである。
したがつて、第３図の回路は、ヒステリシス幅
VHLが定電流源I11およびI12の各電流により定め得
るので、小さなヒステリシス幅であつても安定に
設定することができるものである。そしてなによ
りも、第３図からもわかるように、ヒステリシス
回路の主要な動作をなすトランジスタの被制御電
極（エミッタおよびコレクタ）に接続される抵抗
数が少なくなるので、例えば0.8〜0.9〔Ｖ〕程度
のきわめて低い電源電圧で動作するので良好であ
る。
VHLが定電流源I11およびI12の各電流により定め得
るので、小さなヒステリシス幅であつても安定に
設定することができるものである。そしてなによ
りも、第３図からもわかるように、ヒステリシス
回路の主要な動作をなすトランジスタの被制御電
極（エミッタおよびコレクタ）に接続される抵抗
数が少なくなるので、例えば0.8〜0.9〔Ｖ〕程度
のきわめて低い電源電圧で動作するので良好であ
る。
一方、この発明によるヒステリシス路は、例え
ば第４図に示すように、第３図の回路のトランジ
スタQ12〜Q25、抵抗R21〜R23、ダイオードD21，
D22、定電流源I21，I22で構成することもできる。
この回路は、第３図の回路と同様の動作をなし、
同様の効果を供するものである。但し、第４図
中、第３図と同一部分には同符号を付してその説
明を省略する。
ば第４図に示すように、第３図の回路のトランジ
スタQ12〜Q25、抵抗R21〜R23、ダイオードD21，
D22、定電流源I21，I22で構成することもできる。
この回路は、第３図の回路と同様の動作をなし、
同様の効果を供するものである。但し、第４図
中、第３図と同一部分には同符号を付してその説
明を省略する。
そして、第５図は電流入力形としたヒステリシ
ス回路であり、信号電流源２１の出力端がトラン
ジスタQ12のベースに接続されると共に例えばダ
イオード接続したトランジスタでなる図示極性の
ダイオードQ31を介して接地されている。このダ
イオードQ31およびトランジスタQ12は、カレン
トミラー回路を構成するもので、電流信号源２１
の出力電流に略等しい電流がトランジスタQ12の
コレクタに流れるようになつている。なお、第５
図中、第３図と同一部分には同一符号を付してそ
の説明を省略する。
ス回路であり、信号電流源２１の出力端がトラン
ジスタQ12のベースに接続されると共に例えばダ
イオード接続したトランジスタでなる図示極性の
ダイオードQ31を介して接地されている。このダ
イオードQ31およびトランジスタQ12は、カレン
トミラー回路を構成するもので、電流信号源２１
の出力電流に略等しい電流がトランジスタQ12の
コレクタに流れるようになつている。なお、第５
図中、第３図と同一部分には同一符号を付してそ
の説明を省略する。
さらに、この発明によるヒステリシス回路は、
第６図に示すように、トランジスタQ11のコレク
タに供される電流をトランジスタQ41により減少
させるようにしても第３図の回路と同様の効果を
得ることができる。
第６図に示すように、トランジスタQ11のコレク
タに供される電流をトランジスタQ41により減少
させるようにしても第３図の回路と同様の効果を
得ることができる。
すなわち、ダイオードQ42とカレントミラー回
路を構成するトランジスタQ43およびダイオード
Q44とカレントミラー回路を構成するトランジス
タQ41が共にオンである場合、定電流源I11電流の
うちから略定電流源I41に等しい電流が接地に側
路されるようになつている。そして、トランジス
タQ45は、トランジスタQ12のコレクタレベルに
応じてトランジスタQ43をオンオフし、以つてト
ランジスタQ12のコレクタに供される電流レベル
を切換えるようになつている。
路を構成するトランジスタQ43およびダイオード
Q44とカレントミラー回路を構成するトランジス
タQ41が共にオンである場合、定電流源I11電流の
うちから略定電流源I41に等しい電流が接地に側
路されるようになつている。そして、トランジス
タQ45は、トランジスタQ12のコレクタレベルに
応じてトランジスタQ43をオンオフし、以つてト
ランジスタQ12のコレクタに供される電流レベル
を切換えるようになつている。
この結果、第６図の回路は、ヒステリシス幅
VHLが定電流源I11およびI41の各電流をその符号で
示すものとすれば、 VHL＝VTln（I11／I11−I41） で示され、ヒステリシス幅を小さくても安定に設
定し得るものであり、第６図からもわかるように
きわめて低い電源Vcc電圧で動作するもので良好
である。なお、第６図中、R41はトランジスタ
Q45の負荷抵抗であり、その他第３図と同一部分
には同一符号を付しその説明を省略するものとす
る。
VHLが定電流源I11およびI41の各電流をその符号で
示すものとすれば、 VHL＝VTln（I11／I11−I41） で示され、ヒステリシス幅を小さくても安定に設
定し得るものであり、第６図からもわかるように
きわめて低い電源Vcc電圧で動作するもので良好
である。なお、第６図中、R41はトランジスタ
Q45の負荷抵抗であり、その他第３図と同一部分
には同一符号を付しその説明を省略するものとす
る。
なお、この発明は上記実施例のみに限定される
ものではなく、種々の変形は適用はこの発明の要
旨を逸脱しない範囲で可能であることは言う迄も
ない。
ものではなく、種々の変形は適用はこの発明の要
旨を逸脱しない範囲で可能であることは言う迄も
ない。
以上詳述したようにこの発明によれば、特に低
い電源電圧で動作をなすと共に、小さなヒステリ
シス幅でも安定して設定し得るきわめて良好なヒ
ステリシス回路を提供することができるものであ
る。
い電源電圧で動作をなすと共に、小さなヒステリ
シス幅でも安定して設定し得るきわめて良好なヒ
ステリシス回路を提供することができるものであ
る。
第１図は従来のヒステリシス回路の構成を示す
回路図、第２図はこの発明に係るヒステリシス回
路の基本構成を示す図、第３図はこの発明に係る
ヒステリシス回路の一実施例を示す回路図、第４
図乃至第６図はそれぞれ他の実施例を示す回路図
である。 Q11〜Q15，Q17……トランジスタ、I1，I2，I11，
I12……定電流源、Ｓ……スイツチング回路、１
１……スイツチング制御回路、Q16，Q18……ダ
イオード。
回路図、第２図はこの発明に係るヒステリシス回
路の基本構成を示す図、第３図はこの発明に係る
ヒステリシス回路の一実施例を示す回路図、第４
図乃至第６図はそれぞれ他の実施例を示す回路図
である。 Q11〜Q15，Q17……トランジスタ、I1，I2，I11，
I12……定電流源、Ｓ……スイツチング回路、１
１……スイツチング制御回路、Q16，Q18……ダ
イオード。
Claims (1)
- １ エミッタ接地形増幅器を構成するトランジス
タと、このトランジスタのコレクタに大小異なる
いずれかのレベルの定電流を供する第１の手段
と、上記トランジスタのコレクタ電流と上記第１
の手段が供する定電流との差を検出し、上記トラ
ンジスタのコレクタ電流が上記第１の手段の定電
流よりも小さいときは上記第１の手段の電流を大
とし、逆のときは小となるように上記第１の手段
の定電流レベルの大小を切換える第２の手段とを
具備してなることを特徴とするヒステリシス回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170376A JPS5961215A (ja) | 1982-09-29 | 1982-09-29 | ヒステリシス回路 |
| US06/537,064 US4551691A (en) | 1982-09-29 | 1983-09-29 | Hysteresis circuit with small hysteresis amplitude and oscillator using the hysteresis circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170376A JPS5961215A (ja) | 1982-09-29 | 1982-09-29 | ヒステリシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961215A JPS5961215A (ja) | 1984-04-07 |
| JPH0315844B2 true JPH0315844B2 (ja) | 1991-03-04 |
Family
ID=15903787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57170376A Granted JPS5961215A (ja) | 1982-09-29 | 1982-09-29 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961215A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62148367A (ja) * | 1985-12-23 | 1987-07-02 | 株式会社神戸製鋼所 | 耐摩耗性高強度高靭性高硬度セラミツクス焼結体及びその製造方法 |
| JP2015211345A (ja) * | 2014-04-25 | 2015-11-24 | セイコーインスツル株式会社 | 電源電圧監視回路、および該電源電圧監視回路を備える電子回路 |
| JP2017063300A (ja) | 2015-09-24 | 2017-03-30 | エスアイアイ・セミコンダクタ株式会社 | 入力回路 |
-
1982
- 1982-09-29 JP JP57170376A patent/JPS5961215A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961215A (ja) | 1984-04-07 |
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