JPH0315295A - 二重モード制御式パルス幅変調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、電流注入制御式パルス幅変調器の分野に関し
、更に詳しくは、モータおよび電源を制御する電流注入
制御式パルス幅変調器に関する。

発明の背景 モータおよび電源の制御には、パルス幅変調（ＰＷＭ）
信号出力を有する駆動回路を使用することが好ましい。

従来のＰＷＭコントローラ、例えば固定周波数のＰＷＭ
コントローラは、出力電圧を介して電力コンバータのデ
ューティ比またはデューティサイクルを制御することに
よって電力コンバータを調整している。固定周波数のＰ
ＷＭコントローラはＰＷＭ出力信号と出力電圧との間に
かなりの位相遅れを有する。このような位相遅れは典型
的には制御対出力伝達関数のＬ−Ｃ部分によって生ずる
。このようなコントローラは遭遇する種々の動作条件に
対して安定性および適切な応答速度を保証するために注
意深い設計を必要とする。

米国カリフォルニア州セリトス（　Ｃｃｒｒｌ　ｔｏｓ
）の電源ユーザ会Ｂ　（Ｐｏｗｅｒ　Ｓｏｕｒｃｅｓ　
ＩＪｓｅｒｓ　Ｃｏｎｒｅｒｅｎｃｅ）によって発行さ
れたプロシーディングズ・オブ・パワー・エレクトロニ
クス・デザイン・コンファレンス（Ｐｒｏｃｅｅｄｉｎ
ｇｓ　ｏｆ’　Ｐｏｗｅｒ　Ｅ１ｅｃｔｒｏｎ１ｃｓＤ
ｅｓｉｇｎ　Ｃｏｎｆ’ｅｒｅｎｃｅ）　、１　９　８
　５年１０月１５−１７日、ページ１　ｇ−３　３に記
載されている「設計エンジニアが電流モード制御につい
て知るべきこと（Ｗｈａｔ　Ａ　Ｄｅｓｉｇｒ＋　Ｈｎ
ｇｉｎｅａｒ　Ｓｈｏｕｌｄ　Ｋｎｏｗ　Ａｂｏｕｔ　
Ｃｕｒｒｅｎｔ−Ｍｏｄｅ　Ｃｏｎｔｒｏｌ　）　Ｊに
おいてレドル、Ｒ．等（Ｒｅｄｌ．Ｒ．ｅｔ　ａｌ）に
よって位相遅れ問題は電圧制御よりもむしろ電流モード
制御を使用することによって克服することができるとい
うことが認識されている。電流モードコントローラは電
力コンバータのインダクタの電流を直接指令することに
よって電圧制御コンバータの位相遅れ問題を克服する。

このように直接指令することはインダクタの電流を制御
人力に瞬時追従させることを可能にし、位相遅れ問題を
除去する。従来、少なくとも５つの異なる形式の電流モ
ードコントローラ、即ち（ａ）ヒステリシス型、（ｂ）
一定オフ時間型、（ｃ）クロック時間でオンする一定周
波数型、（ｄ）一定オン時間型、および（ｅ）クロック
時間でオフする一定周波数型がある。これらのうちヒス
テリシス一定オフ時間型および一定オン時間型は可変周
波数型である。これらの５つの形式のコントローラは３
つの基本的形式の調整された矩形波電力コンバータ、す
なわちバック（　ｂｕｃｋ）、ブーストおよびバッター
ブーストと組合せて使用される。前記５つの電流モード
コントローラのうちヒステリシス型コントローラは３つ
の点、すなわち最も大きな位相マージン、分調波発振が
ないこと、および短絡電流がよく制限されているという
点において最良である。

ＰＷＭ用のいくつかの可変周波数技術はインダクタのピ
ーク電流を制御することを確立し、常にインダクタの電
流をゼロに戻すことができる。すなわちこれらの技術は
常に不連続な電流モードにある。オン（導通）時間もオ
フ（非導通）時間も固定されていない。むしろ、オン時
間は検知した電流が一定値に達した場合に終了する。エ
ラー信号は電圧制御発振器を使用して直接動作周波数を
制御する。この種のＰＷＭは軽負荷において好ましい特
性を有している。しかしながら、この動作モードは高い
ピーク対平均電流比のために重負荷状態において効率が
わるい。また、比較的高いピーク電流が回転子を減磁す
る傾向にあるので、モータの用途には好ましくない。重
負荷状態においては、ヒステリシスモードの動作が望ま
しい。ヒステリシスモードにおいては、ピーク対平均電
流比は可変周波数コントローラにおけるものよりも低い
値に制御される。

典型的なヒステリシス電流モードコントローラにおいて
は、電力コンバータにおけるインダクタ電流を表す電圧
は比較器においてエラー信号と比較される。電力コンバ
ータはモータ用のまたはスイッチ式の直流電源用の駆動
回路である。電力コンバータにおいては、エラー信号は
パラメータの指令値と実際の値との差を表す電圧である
。電源において制御されるパラメータは直流出力電圧で
あろうし、またはモータにおいては制御されるパラメー
タはトルクまたは速度であろう。比較器は、検知した増
大するインダクタ電流がエラー信号より大きい所定値で
ある設計値に達したときに電力コンバータの電力スイッ
チを非導通（オフ）状態にする。比較器は、検知したイ
ンダクタ電流がエラー信号以下の所定値に低減すると、
電力スイッチを再びオンにする（導通させる）。ターン
オン点とターンオフ点との間の電流差は基準値に対して
対称であろうヒステリシス帯域を定める。

ヒステリシス電流モードコントローラは例えばモータを
起動するために必要とされるようなインダクタ電流の厳
しい需要状態、すなわちインダクタ電流の連続状態に対
して好ましい。ヒステリシス電流モードコント口ニラは
例えば比較的一定の速度でモータが動作する場合に必要
とされるようなインダクタ電流の需要が少ない状態、す
なわちインダクタ電流が不連続な状態に対しては好まし
くないかもしれない。インダクタ電流の不連続な状態は
インダクタ電流が動作間隔の一部においてゼロに低下す
る状態である。このような不連続な動作モードにおいて
は、ヒステリシスコントローラは好ましくない低い周波
数発振を受ける。

ヒステリシスコントローラにおける軽負荷での発振問題
に対して従来示唆されていた解法はヒステリシスコント
ローラを一定オフｎ．＋７間コントローラと組み合わせ
ることである。しかしながら、このような組合せは以下
に説明するように好ましくない。典型的な一定オフ時間
電流モードコントローラの動作は、電力スイッチが一定
期間の間オフになるということを除いてヒステリシスコ
ントローラの動作に類似している。電力スイッチのオン
時間は、インダクタ電流を表す電圧がエラー信号の値に
達した時終了する。このようなコントローラの一定オフ
時間は所定時間に設定された単安定マルチバイブレーク
を使用して達成される。そして、一定オフ時間電流モー
ドコントローラはインダクタ電流の最大値を制御し、ヒ
ステリシス電流モードコントローラはインダクタ電流の
最大および最小値の両方を＠ＩＩｍする。両者とも可変
周波数動作となる。

ヒステリシスコントローラを一定オフ時間コントローラ
と組み合わせた場合の問題は、オン時間がインダクタ電
流の小さい状態の間、すなわちモータのトルクが最小の
場合に短くなり、オン時間がコンバータの電力トランジ
スタの蓄積時間に近づき、この結果発振状態になるかも
しれないことである。上述したように、このような発振
は不利益である。そして、軽負荷状態におけるヒステリ
シスコントローラの問題を軽減するために使用される一
定オフ時間コントローラは軽負荷において問題を有して
いる。従って、全ての負荷において安定で効率的な動作
を行う電流モードコントローラが要望されている。

発明の概要 エラー信号および電流検知信号に応じてパルス幅変調制
御信号を発生する装置は負荷および指令状態に応じてモ
ード間を変移するヒステリシス連続モードコントローラ
と可変周波数不連続モードコントローラとを組み合わせ
ている。

発明の説明 第１図において、例えば直流モータ１４の電機子巻線で
あるインダクタ１２ａは、ドット付端部が直流電圧＋Ｖ
を供給される端子１６に接続されている。インダクタ１
２ａの他端はバイポーラ型ＮＰＮスイッチングトランジ
スタ２０のコレクターエミッタ路および電流検知抵抗２
３を介してアースに接続されている。ダンピングダイオ
ード２４はカソードがコレクタに接続され、アノードが
第２の電流検知抵抗２２を介してアースに接続され、ト
ランジスタ２２が非導通状態、即ちオフ状態の間インダ
クタ電流の分路を作るようになっている。第２のインダ
クタ１２ｂは標準的なドット表示で示す磁気結合の極性
をもってインダクタ１２ａに磁気的に結合されている。

インダクタ１２ｂの一端は端子１６に接続され、ドット
付端部は第２のバイボーラ型ＮＰＮスイッチングトラン
ジスタ２１のコレクターエミッタ路および電流検知抵抗
２３の直列組合せ回路を介してアースに接続されている
。ダンピングダイオード２５はトランジスタ２１のコレ
クタと抵抗２２との間に接続され、トランジスタ２１が
オフの場合にインダクタ電流の分路を作るようになって
いる。差動バッファ増幅器２８は人力が電流検知抵抗２
２および２３の間に接続され、インダクタ１２ａおよび
１２ｂの両方を通る瞬時電流の絶対和を常に表す信号の
導体ｄ上に発生するようになっている。バッファ増幅器
２８の出力信号はブロック３２として示す積分器に供給
され、導体ｄ上の電流を表す信号を積分し、導体３３上
にインダクタ１２ａまたは１２ｂを通る平均電流を表す
信号を出力するようになっている。この信号はモータの
場合には平均モータトルクを表している。また、導体ｄ
上の電流を表す信号は以下に説明するように制御回路５
０にも供給されている。

トルクの指令値を表す信号は外部供給源（図示せず）か
ら入力端子８に供給される。増幅器４０は積分器３２に
よって第１図の導体３３上に出力される平均電流信号と
入力端子８に供給されるトルクの指令値を表す信号との
差を増幅し、導体４１」二にエラー信号Ｖ　　　を発生
する。エラー信ｅｒｒｏｒ 号は電圧制御発振器（ＶＣＯ）３４のＶ１ｎ端子に供給
され、ＶＣＯ３４のＱ出力端子に発生する２レベル信号
の発振周波数を制御する。また、導体４１上のエラー信
号は以下に説明するように制御回路５０に供給される。

導体ｄ上の信号は、インダクタ１２ａまたは１２ｂを通
る瞬時電流を表しているが、この信号は第１図の制御回
路５０内の比較器６４の非反転（＋）入力端子に供給さ
れる。比較器６４は反転（−）入力端子が通常のアース
信号によって表される基準電圧に接続されている。比較
器６４は「オープンコレクタ」型のものであり、出力端
子６５は十人力が一人力に対して正に設定された場合、
「開放回路」状態になる。開放回路状態において、出力
６５は正電圧源に接続されている外部抵抗によって高論
理レベル、すなわち論理１　（正）になる。十入力が一
人力と同じ電圧であるかまたは一人力よりも負である場
合、比較器６４は負側ライン（この場合にはゼロ電圧ま
たはアースレベルである）に対して低インピーダンスに
なり、出力端子は低論理レベル、すなわち論理Ｏレベル
（負）になる。比較器６４の出力端子６５は導体ｅおよ
びプルアップ抵抗４８を介して高論理レベルである端子
７０の基準電圧に接続されている。

また、比較器６４の出力端子６５はヒステリシス比較器
５２の出力端子５３に接続されている。またこのヒステ
リシス比較器５２は以下に説明するように導体ｄから信
号を供給されている。

第１図の制御回路５０は、全体的に５１で示すヒステリ
シス回路を有している。このヒステリシス回路５Ｉはコ
ンバレータ６４と同じ「オーブンコレクタ」特性を有す
る比較器５２を有する。比較器５２は出力端子５３を有
し、この出力端子５３は導体ｆおよび導体ｅを介して比
較器６４の出力端子６５およびプルアップ抵抗４８に接
続されている。また、ヒステリシス回路５１は比較器５
２の出力端子５３および十入力端子間に接続された再生
すなわち正帰還抵抗５４および導体ｄ上の瞬時電流を表
す信号を比較器５２の十入力端子に供給する別の人力抵
抗５６を有している。全体的に５７で示し、抵抗５Ｂお
よび５０からなる分圧器が導体４１とＶｒａｔ’端子６
２間に接続されている。分圧器５７は比較器４０の出力
導体４１からのエラー信号Ｖ　　　の一部を比較器５２
の一人ｅｒｒｏｒ 力端子に供給するとともに、直流オフセット電圧を一入
力端子に供給する。

第１図の制御回路５０の導体ｅおよびｆは導体ｇに接続
されている。制御回路５０はプルアップ抵抗４８ととも
にＲＳフリップフロツブ（Ｆ　Ｆ）４２のリセット（Ｒ
）入力端子を駆動する信号を導体ｇ上に発生する。フリ
ッププロップ４２は第１のＮＯＲゲート４４を有し、こ
の第１のＮＯＲゲート４４は導体７６および７８によっ
て第２のＮＯＲゲート４６に交差接続されている。ＦＦ
４２のＲ入力端子はＮＯＲゲート４６の入力端子に接続
され、ＦＦ４２のＳ入力端子はＮＯＲゲート４４の入力
端子に接続されている。ＮＯＲゲート４６の出力はＦＦ
４２のσ出力および導体Ｃに接続されている。導体Ｃは
ＦＦ４２からのスイッチングトランジスタ２１および２
４用の駆動指令信号をブロック３０で示す転流制御回路
に供給する。

また、ブロック３８として示すパルス発生器は導体Ｃを
介してＦＦ４２からの信号を受信する。

上述したように、インダクタ１２ａおよび１２ｂは多相
モータ１４の２＠線を示しているが、これは他の対のス
イッチングトランジスタで制御される多数の他の同様な
対の巻線を有していてもよい。転流制御回路３０は固定
子に対するモータの回転子の回転位置に応じて、付勢す
べき巻線対を選択し、関連するスイッチングトランジス
タ（２０または２１のような）を導通状態にすることに
よってその巻線（１２ａまたは１２ｂのような）を時々
刻々付勢する。そして、ＦＦ４２によって導体Ｃ上に発
生する２レベル信号は転流制御回路３０によって選択さ
れるバイポーラトランジスタ２０または２１の一方また
は他方用のベース駆動信号と考えることができる。

パルス発生器３８は導体Ｃ上の駆動パルスを受信し、正
方向の立ち上がりエッジに応答し、導体ｈ上に対応する
パルスを発生する。パルス発生器３８は小にＲ−Ｃ微分
器であってよい。導体ｈ上にパルス発生器３８から発生
するパルスはｒＤＪ型ＦＦ３６のリセット（Ｒ）入力端
子に供給される。フリップフロップ３６はデータ（Ｄ）
入力端子が端子７２の高論理レベルすなわち論理１レベ
ルを表す電圧を供給されている。ＦＦ３６のクロック（
ＣＬＫ）入力端子はａで示す導体を介してＶＣＯ３４の
Ｑ出力端子から可変周波数クロック信号を受信する。

動作においては、第１図の構成は軽負荷の場合不連続モ
ータ電流モードで動作し、重負荷状態の場合連続モータ
電流モードで動作する。不連続電流は有限時間内におい
てゼロ電流に低減する電流であり、連続電流はゼロより
大きい値を維持する電流である。

第２図は第１図の構成において軽負荷動作の間に発生す
る種々の電圧、電流および状態波形を示している。軽負
荷状態においては、第１図の装置はＶＣＯのタイミング
制御の下に動作する。第２ａ図は第１図のＶＣＯ３４の
矩形波Ｑ出力を波形２１０で示し、この場合の周期は時
刻ＴＯから次に続く時刻ＴＯまでである。第２ｂ図は第
１図のＦＦ３　６のＱ出力を表す波形２１２を示し、こ
れは第２ａ図のＶＣＯの出力波形の立ち上がりエッジに
応答して周期的に発生する時刻ＴＯにおいて高論理レベ
ルに設定される。第１図のフリップフロップ３６はＲＳ
ＦＦ４２のセット動作に応じてパルス発生器３８によっ
て発生する第２ｈ図の２９６で示すパルスによって］］
、シ刻Ｔ２においてほとんど直ちにリセットされる。第
２ｂ図の出力信号２１２はＦＦ３６　（第１図）からＦ
Ｆ４２のＳ入力に供給される。フリップフロップ４２は
波形２１２の高論理レベルに応答し、第２ｃ図の波形２
１４で示すようにリセット状態にスイッチされる。

波形２１４はＦＦ３６のＱ出力からのＦＦ４２のリセッ
ト動作に応答してＥ４Ｍ的に発生する時刻ＴＯにおいて
正方向に変移する。

第２ｃ図の信号２１４が例えば時刻ｔｏの直後のように
高論理レベルにある場合、第１図のトランジスタ２０ま
たは２１の一方のベースに駆動信号が供給され、該トラ
ンジスタは導通し、インダクタ１２ａおよび１２ｂの一
方を通って増大するランプ電流が発生する。また、これ
は導体ｄ上に電流を表す電圧を発生し、期間Ｔ　Ｏ　−
Ｔ　６において第２ｄ図の波形２１６によって示すよう
にゼロヒステリシス回路５１の上側のヒステリシスレベ
ルに達するまでインダクタ１２ａまたは１２ｂを通って
増大し続ける。上側のヒステリシスレベルは第２ｄ図に
おいてライン２１８で示されている。

このレベルは抵抗５４および５６の大きさ、比較器５２
の利得、および比較器５２の一入力端子に供給される電
圧によって設定される。

第２ｄ図の傾斜信号２１６によって期間ＴＯＴＩＯの間
に示されるようなインダクタ電流の全ての有限な値すな
わちゼロでない値に対して、ゼロレベル比較器６４（第
１図）は第２ｅ図の波形２２２によって示すように高イ
ンピーダンス状態、すなわち開放出力状態になる。しか
しながら、比較器５２は期間Ｔｏ−Ｔ６において第２ｆ
図の波形２２４によって示すようなプルダウン状態にあ
る限り、導体ｇ上の電圧は上昇することはできない。時
刻Ｔ６において、第２ｄ図のインダクタ電流２１６は高
い方の限界値２１８に達し、ヒステリシス回路５２は第
２ｇ図の波形２２４によって期間Ｔ５−ＴＩＯに示すよ
うに開放回路状態にスイッチすることによって応答し、
これにより抵抗４８は第２図の波形２２６によって示す
ように導体ｇ上の電圧を高論理レベルに引き上げる。導
体ｇ上の高論理電圧レベルはＦＦ４２に対する「ゼロに
セットする」という指令信号を構成し、導体Ｃ上のＦＦ
４２の出力を第２ｃ図の波形２１４によって時刻Ｔ６に
続いて示すように低論理レベルに低下させる。

時刻Ｔ６において、転流制御ブロック３０によって選択
され、第１図の導体Ｃ上のＦＦ４２の出力によって制御
される特定のスイッチはもはやベ−ス駆動信号を供給さ
れず、非導通状態になる。

スイッチが非導通状態になると、インダクタ１２ａまた
は１２ｂの電流は第２ｄ図の波形２１６の時刻Ｔ６以降
で示すように低減し始める。減少する電流は、第２ｄ図
の点線２２０で示す低い方のヒステリシス帯域限界がゼ
ロ電流を表す値以下になっているので、ヒステリシス回
路５１をリセットしない。電流２１６は期間Ｔ６−ＴＩ
Ｏにおいてゼロに向かって低減し、第２ｄ図において示
されるように時刻Ｔｏにおいてゼロの値に達する。

第１図のインダクタ１２ａまたは１２ｂの電流は０シ刻
Ｔｏにおいて第２ｄ図の波形２１６で示すようにゼロま
たはゼロ近くに達すると、比較器６４は第２ｅ図の波形
２２２によって示すように出力端子６５を低インピーダ
ンスブルアップ状態にスイッチする。比較器６４がプル
ダウン状態にスイッチすると、導体ｇ上の電圧Ｖｇは第
２ｇ図の波形２２６によって示すようにゼロに低下する
。

これはＦＦ４２の出力状態に影響しないが、そのＳ入力
端子に供給される信号によってＦＦ４２を制御可能にす
る。時刻ＴＩＯにおける導体ｇ上の電圧Ｖｇのプルダウ
ンは時刻ＴＩＯおよびＴＩＯ以降において第２ｆ図の波
形２２４によって示すようにヒステリシス回路５１の出
力端子５３をプルダウンモードにスイッチする。

軽負荷における不連続動作モードにおいては、システム
は次に続く時刻ＴＯまで静止状態に留まっており、この
時刻ＴＯにおいて第１ａ図の波形２１０によって示すよ
うに第１図のＶＣＯ３４の出力信号の立ち上がりエソジ
に応答して再び周期が開始する。この周期的に発生する
サイクルは上述したように比較的高いピーク対平均値を
有する周期的に発生する期間Ｔｏ−ＴＩＯにおいて不連
続電流パルスを発生する。

第３図は第２図に示す負荷よりもいくらか高い負荷にお
ける第１図の装置に発生する電流および電圧波形を示し
、この場合第１図の導体４１上に発生するエラー信号は
増大し、ＶＣＯ３４の周波数が増大し、電流は限界的に
不連続になる。第２図の波形に対応する第３図の波形は
タイミングを除いて２００シリーズの代わりに３００シ
リーズの同じ符号で示されている。

第３図において、第１図のＶＣＯ３４の周波数はエラー
電圧における変化の結果として第２図に示す周波数より
も増大している。この結果、第２図の時刻ＴＩＯと次に
続く時刻Ｔｏとの間に発生する静止期間はもはや現れて
いない。そして、時刻ＴＯおよびＴＩＯは第３図におい
て対応、すなわち同じである。これらは同じであるので
、ＴＯ／１０として示されている。周期的に発生する時
刻ＴＯ／１　０において、第３ｄ図の電流を表す信号３
１６はゼロ電流までかろうじて低減し、次のサイクルの
上昇傾斜動作を直ちに開始している。

これはまだ第３ｅ図の波形３２２の負方向の部分によっ
て示されている不連続動作モードであり、第１図のゼロ
電流比較器６４のスイッチングを表している。

第４図は、負荷が更に増大した結果、第３図に示す限界
的不連続動作モードからヒステリシスモードへの変移の
間における第１図の装置の電圧および電流波形を示して
いる。第４図において、第２図および第３図の波形に対
応する波形は（タイミングおよびある場合には振幅を除
いて）２００または３００シリーズの代わりに４００シ
リーズの同じ符号によって示されている。

第４図に示す負荷およびエラー電圧状態の下で、ＶＣＯ
３　４は周波数を増大し、システムの動作周波数を制御
していない。代わりに、システムの動夕傾斜速度はイン
ダクタ１２ａおよび１２ｂの大きさおよび端子１６に供
給される電圧からモータの逆ＥＭＦ電圧（ある場合には
）を引いた電圧によって決定され、また電流検知抵抗２
２．２３の大きさ、インダクタおよびトランジスタ２０
，２１の抵抗によってより程度は少ないが決定される。

第４図に示すように、完全な動作サイクルは時刻Ｔｏ／
１０から次に続く時刻ＴＯ／１　０の期間において発生
する。ＶＣＯ３４の周期は時刻Ｔａから次に続く時刻Ｔ
ａまでの期間で示されている。

時刻Ｔａは一般に時刻ＴＯ／１０と同期せず、時刻Ｔａ
は周期的に発生する時刻ＴＯ／１０によって設定される
周期の間「変動コする。例えば、第４図の左側において
は、時刻Ｔａは時刻Ｔ６と次に続＜ＴＯ／１０との間に
あり、第４図の中心近くでは、時刻Ｔａは時刻Ｔ６近く
にあり、第４図の右側においては、時刻Ｔａは時刻Ｔ４
およびＴ６の間にある。

動作においては、第４ｄ図の波形４１６によって示すイ
ンダクタの電流は、第４ｄ図の破線４１８で示すヒステ
リシス回路５１のヒステリシス帯域上限に達する時刻Ｔ
６まで傾斜して上昇する。

時刻Ｔ６において、ヒステリシス回路５１は第４ｆ図の
波形４２４で示すように出力端子５３の状態を開放回路
状態にスイッチする。インダクタ電流は決してゼロに低
下せず、比較器６４の出力端子６５の状態は第４ｅ図の
波形４２２で示すようにオープンコレクタ状態、すなわ
ち高インピーダンス状態になる。この結果、導体ｇ上の
電圧はヒステリシス回路５１の状態によって排他的に制
御される。従って、峙刻Ｔ６において、第４ｆ図の波形
４２４によって示すようにヒステリシス回路５１の出力
インピーダンスが高くなると、導体ｇ上の電圧Ｖｇは期
間Ｔ６ないしＴｏ／１　０において第４ｇ図の波形４２
６によって示すように高レベルになる。ｎＨ刻Ｔ６にお
いて開始するＲＳＦＦ４２のＲ入力端子に供給される高
論理レベルはＱ出力を低論理レベルにする。ＦＦ４２の
蚕出力が時刻Ｔ６に続く期間において低論理レベルであ
る場合、駆動信号が電力スイッチから取り除かれ、電力
スイッチは非導通状態になる。従って、時刻Ｔ６に続い
て、インダクタ１２ａまたは１２ｂのｔＩＳｉは第４ｄ
図の波形４１６で示すように低減する。この電流は、第
１図のヒステリシス回路５１に供給される電流を表す信
号が低いヒステリシス限界値に低減するまで減少し続け
る。低いヒステリシス限界値は重負荷によるエラー電圧
の変化の結果として第４ｄ図の破線４２０で示すように
ゼロよりも上の正の値である。従って、低減するインダ
クタ電流がゼロに達する前に、ヒステリシス回路５１は
第４ｆ図の波形４２４によって時刻ＴＯ／ＴＩＯにおい
ておよび時刻ＴＯ／ＴＩＯ以降において示すようにプル
ダウン状態にスイッチする。これは再度スイッチングト
ランジスタにべ一ス駆動信号を供給するモードにＲＳＦ
Ｆ４２をスイッチさせ、サイクルを再び開始する。

上述した回路は軽負荷状態の下で不連続電流モードで動
作する（第２図）。負荷が増大するにつれて、電流パル
スが間隔をおかずに繰り返されるまでパルスが更に頻繁
に発生する（第３図）。負荷が更に増大すると、電流の
傾斜信号が発振する限界内においてヒステリシス帯域は
上昇開始し、これにより電流パルスが連続な電流成分上
に重畳される。

【図面の簡単な説明】

第１図は多相直流モータの平均トルクを制御するように
接続された可変周波数パルス幅変調器（ＰＷＭ）の簡略
ブロック図である。 第２図、第３図および第４図は種々の動作状態の下にお
ける動作中に第１図の装置に発生する電圧、電流および
状態波形を示す図である。 １２ａ，１２ｂ・・・インダクタ、１４・・・モータ、
２０・・・スイッチングトランジスタ、２３・・・電流
検知抵抗、２８・・・バッファ増幅器、３０・・・転流
制御回路、３２・・・積分器、３４・・・電圧制御発振
器、３６・・・Ｄ型フリップフロツプ、３８・・・パル
ス発生器、４２・・・ＲＳフリップフロップ、５０・・
・制御回路、５１・・・ヒステリシス回路、５２・・・
比較器、６４・・・比較器。

Claims (1)

1. 【特許請求の範囲】 １、インダクタを通る平均電流を指令信号に追従させる
   電力スイッチ駆動回路であって、制御入力端子を有する
   制御可能電力スイッチと、直列回路を形成するように前
   記制御可能電力スイッチに直列に接続され、前記直列回
   路は電圧源の端子間に接続され、前記スイッチが導通し
   た場合、増大する傾斜状電流が流れるようになっている
   インダクタと、 前記直列回路に接続され、電流を表す信号を発生する電
   流検知手段と、 前記電流検知手段に接続され、前記電流を表す信号の平
   均を表す信号を発生する積分手段と、前記積分手段に接
   続され、前記指令信号を受信し、該指令信号を前記電流
   を表す信号の平均を表す信号と比較し、エラー信号を発
   生する第１の比較手段と、 前記第１の比較器に接続され、前記エラー信号の大きさ
   によって制御される周波数で発振を行う電圧制御発振器
   と、 第１の論理レベルを表す信号源に接続されたデータ入力
   端子、前記電圧制御発振器に接続されたクロック入力端
   子、出力端子およびリセット入力端子を有し、リセット
   状態にあるとき、前記発振動作の変移に応答して前記出
   力端子に前記第１の論理レベルをゲートするＤ型フリッ
   プフロップと、前記Ｄ型フリップフロップの前記出力端
   子に接続されたセット入力端子、リセット入力端子、前
   記電力スイッチの前記制御入力端子に接続された出力端
   子を有し、リセット状態にある期間の間前記スイッチを
   駆動するＲＳフリップフロップと、前記ＲＳフリップフ
   ロップの前記リセット入力端子に接続されるとともに、
   前記第１の論理レベルを表す信号源に接続されているプ
   ルアップ抵抗と、 前記電流検知手段および最小電流状態を表す基準信号源
   に接続され、前記ＲＳフリップフロップの前記リセット
   入力端子に接続された出力端子を有し、前記電流を表す
   信号がゼロ値である場合、前記出力端子が第２の論理レ
   ベルになり、前記電流を表す信号がゼロでない値である
   場合、前記出力端子が高インピーダンス状態になる第２
   の比較手段と、 前記第１の比較手段に接続された第１の入力端子、前記
   電流検知手段に接続された第２の入力端子、および前記
   第２の論理状態および開放回路状態をとることができ、
   前記ＲＳフリップフロップの前記リセット入力端子に接
   続されている出力端子を有し、前記電流を表す信号が該
   電流を表す信号の平均を表す前記信号より大きい所定の
   値に達したとき、前記出力端子を前記開放回路状態にス
   イッチし、（ａ）前記電流を表す信号が該電流を表す信
   号の平均を表す前記信号未満の所定の値に達した状態お
   よび（ｂ）前記第２の比較手段の前記出力端子が前記第
   ２の論理レベルになった状態のうちの１つの状態におい
   て前記出力端子を前記第２の論理レベルにスイッチする
   ヒステリシス手段と、 前記ＲＳフリップフロップの前記出力端子に接続され、
   前記ＲＳフリップフロップの出力端子における特定の極
   性の変移に応答してパルスを発生し、前記Ｄ型フリップ
   フロップの前記リセット入力端子に接続され、特定の極
   性の前記変移の各々に応答して前記パルスをリセットパ
   ルスとして前記Ｄ型フリップフロップに供給するパルス
   発生手段と、 を有する電力スイッチ駆動回路。 ２、前記電流感知手段は前記直列回路に直列に接続され
   た電流検知抵抗を有する請求項１記載の回路。 ３、前記電圧制御発振器の前記周波数は前記エラー信号
   の増大する大きさに応じて増大する請求項１記載の回路
   。 ４、基準電圧源と、 前記基準電圧源および前記電流検知手段に接続され、前
   記ヒステリシス手段の前記第１の入力端子に接続された
   タップを有する分圧器と、 を更に有する請求項１記載の回路。