JPH03145021A - 電源開閉装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はリレー接点を開閉して電源のオン・オフを行な
う電源開閉装置に関する。

（ロ）従来の技術 電話回線などを介して家庭用機器のオン・オフを制御す
るシステム（例えば特開昭６３−７２２５４号公報）が
広く知られているが、斯かるシステムにおいては電源の
オン・オフを行なうためにリレーが多用されている。

ところが、容量性負荷機器をリレーでオン・オフとする
と、リレー接点が閉じる瞬間に流れる突入電流によって
リレー接点が溶着したり、劣化するという問題がある。

そこで、リレー接点と並列にトライアック等の半導体ス
イッチング素子を接続し、リレーのオン信号と半導体ス
イッチング素子のオン信号を同時に出力し、リレー接点
が閉じるまでの機械的な時間遅れを利用して、この間に
突入電流を半導体スイッチング素子を介して流すことが
考えられる。

しかしながら、リレー接点が閉じるまでの時間にはかな
りのバラツキがあり動作が不確実となるとともに、リレ
ー接点の方の抵抗値が小さいために、リレー接点が閉じ
るとそれまで半導体スイッチング素子に流れていた突入
電流がリレー接点に流れ込み、その際の電流によってリ
レー接点が溶着したり、劣化するという問題がある。

（ハ〉　発明が解決しようとする課題 本発明はリレー接点に流れ込む突入電流を抑制してリレ
ー接点を保護することを課題とするものである。

（ニ）問題点を解決するための手段 本発明は、リレー接点と並列に接続した半導体スイッチ
ング素子と、リレー接点のオン信号を出力する前に前記
半導体スイッチング素子のオン信号を出力する制御手段
を備えるものである。

（ホ）作用 本発明は上記のようにＦ！４戊したので、電源の投入時
、半導体スイッチング素子がオンし、リレー接点のオン
信号が出力されるまでの間に突入電流を確実にこの半導
体スイッチング素子を介して流す。その結果リレー接点
がオンする際には突入電流の発生が抑えられ、リレー接
点の突入電流による劣化を防止する。

（へ）実施例 以下、本発明の実施例を図面を参照して説明する。

（１）（２）は、交流電源（３）に接続される電源端子
、（４）は交流電源（３）の正から負及び負から正への
ゼロクロスを検知するゼロクロス検知回路、（５）は各
部に直流電圧を供給する直流電源である。（６）は容量
性の負荷で、第２図（ａ）、（ｂ）に示す倍電圧回路或
いは全波整流回路などを含む。

（７）は負荷（６）と電源端子（１）間に直列に接続さ
れたリレー接点（８）を有するリレー回路、（９）はリ
レー接点（８）と並列に接続されたＩ・ライアック、サ
イリスター等の半導体スイッチング素子で、各々制御手
段（１０）の第１、第２の出力端子（１１）（１２）か
ら出力される信号によ１）オン・オフが制御される。一
般に半導体スイッチング素子は瞬間的な大電流には耐え
得る。（１３）は電源のオン・オフを指示する入力手段
である。

前記制御手段（１０）はマイクロコンピュータで構成さ
れ、入力手段（１３）、ゼロクロス検知回路（４）の入
力に基づいて出力端子（ｎ）（１２）に後述する信号を
出力する。

次に上記構成における動作について第３図を参照して説
明する。ここで半導体スイッチング素子（９）はトライ
アックとし、そのゲート端子に第１出力端子（１１）が
接続されているものとする。第３図において、（ａ）は
端子（１）（２）間の電圧波形、（ｂ）は第１出力端子
（１１）の出力電圧波形、（Ｃ）は第２出力端子（１２
）の出力電圧波形、（ｄ）は半導体スイッチング素子（
９）に流れる電流波形、（ｅ）はｊレー接点（８）に流
れる電流波形を示す。

入力手段（１３）より電源のオン入力があると、制御手
段（１０）は負から正へのゼロクロス時点で第１出力端
子（１１）に第１ゲートパルス（Ｇ１）を出力し、その
半サイクル復業２のゲートパルス（Ｇ２）を出力する。

半導体スイッチング素子（９）は第１のゲートパルス（
Ｇ１）によって正の半サイクルの間オンし、負荷（６）
への突入電流（１１）を流し、続く第２のゲートパルス
（Ｇ２）によって負の半サイクルの間オンし、負荷（６
）が第２図（ａ）に示す形態であれば突入電流（Ｉ２）
を流し、第２図（ｂ）に示す形態であれば定常電流（Ｉ
３）を流す。その結果、この１サイクルの間に負荷（６
）への突入電流は半導体スイッチ素子（９）を介して流
れ、リレー接点（８）への流れ込みを防止できる。

続いて第３ゲーＩ・パルス（Ｇ３）を出力すると同時に
、第２出力端子（１２）にリレーオン信号（Ｒ１）を出
力する。このリレーオン信号（Ｒ１）が出力されて所定
時間後斜線で示す範囲（Ｓ）の間にリレー接点（８）が
オンするが、この時半導体スイッチング素子（９）はオ
ンしており、しかも突入電流は流れていないから接点間
の電位差は小さく、アーク等の発生を抑えることができ
る。尚、ゲートパルス（Ｇ３）はリレー接点（８）がオ
ンすると半導体スイッチング素子（９）の両端がショー
トされて半導体スイッチング素子（９）がオフするので
、それを防ぐため半サイクルの間出力している。そして
リレー接点（８）がオンすると負荷（６）への定常電流
（Ｉ５）（Ｉ６）・・・・はリレー接点（８）を介して
流れる。

リレー接点（８）及び半導体スイッチング素子（９）を
オフして電源を切った後、次の電源オンの入力が入力手
段（１３）よりあった場合、制御手段（１０）は第１、
第２、ｔ４３のゲートパルス（Ｇｌ）（Ｇ２）（Ｇ３）
及びリレーオン信号（Ｒ）の出力時点を各々前回に比べ
て半サイクル早く或いは遅くする。即ち正から負へのゼ
ロクロス時点でゲートパルス（Ｇ１）を出力する。これ
によりリレー接点（８）が閉じる瞬間に印加される電圧
の方向が電源オンのたびに交互となり、リレー接点（８
）の転移現象（接点の劣化が一方にかたよる現象）を防
止する。

次に、半導体スイッチング素子（９）としてサイリスタ
ー等の一方向性のものを用いた場合について第４図を参
照して説明する。この場合、制御手段（ｌＯ）は第１の
出力端子（１１）に第１のゲートパルス（Ｇ４）を出力
した１サイクル後第２のゲートパルス（Ｇ５）を出力し
、この第２のゲートパルス（Ｇ５）の出力と同時に第２
の出力端子（１２）にリレーオン信号（Ｒ２）を出力す
る。半導体スイッチング素子（９）は第１のゲートパル
ス（Ｇ４）によってオンし、この間突入電流（Ｉ８）が
流れる。リレー接点（８）はリレーオン信号（Ｒ２）が
出力された後斜線で示す範囲でオンするが、半導体スイ
ッチング素子（９）がオンしているのでアーク等の発生
は抑えられる。尚、リレー接点（８）がオンした次の半
サイクルにおいて、負荷（６）が第２図（ａ）の場合に
は突入電流（■１１）が流れるが、リレー接点（８）は
既にオンしているので問題ない。

（ト）発明の効果 以上述べたように本発明は、電源端子と容量性負荷の間
に直列接続されたリレー接点を有するリレー回路と、前
記リレー接点と並列に接続された半導体スイッチング素
子と、前記リレー接点及び前記半導体スイッチング素子
のオン・オフを制御する制御手段とを備え、該制御手段
は前記リレー接点のオン信号を出力する前に前記半導体
スイッチング素子のオン信号を出力する溝底としている
ので、電源のオン時に生じる突入電流をリレー接点がオ
ンする前に確実に半導体スイッチング素子を介して流し
、リレー接点のオン時の突入電流による溶着、劣化を防
止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図（ａ）
、（ｂ）は第１図における負荷の構成例を示す回路図、
第３図、第４図は第１図における各部の電圧、電流の波
形図である。 （３）・・・交流電源、（６）・・・負荷、（７）・・
・リレー回路、（８）・・・リレー接点、（９）・・・
半導体スイッチング素子、（１０）・・・制御手段。

Claims (1)

【特許請求の範囲】
1. （１）電源端子と容量性負荷の間に直列接続されたリレ
   ー接点を有するリレー回路と、前記リレー接点と並列に
   接続された半導体スイッチング素子と、前記リレー接点
   及び前記半導体スイッチング素子のオン・オフを制御す
   る制御手段とを備え、該制御手段は前記リレー接点のオ
   ン信号を出力する前に前記半導体スイッチング素子のオ
   ン信号を出力することを特徴とする電源開閉装置。