JPH03177953A - Data transfer system - Google Patents

Abstract

PURPOSE:To shorten the data transfer time by reading the data out of a read device and writing the data into a write device in parallel to each other. CONSTITUTION:A DMAC 2 includes a control part 3 serving as the center of control, a read address generating part 4 which is controlled by the part 3 and produces a read access signal, and a write address generating part 5 which produces a write access signal. Then a read access system and a write access system are provided separately from each other in the DMAC 2. The part 4 reads out successively data before the end of transfer of a single piece of data. Meanwhile the part 5 writes successively the read-out data to other devices. Thus the data are read out and written in parallel to each other unlike a case where the data is transferred after the end of transfer of a signal piece of data. As a result, the data transfer time is shortened.

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ転送方式に関し、さらに詳しくは、
バイブライン動作により高速のデータ転送が可能なデー
タ転送方式に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a data transfer method, and more specifically,
The present invention relates to a data transfer method that enables high-speed data transfer using vibrating line operation.

［従来の技術］ 従来のデータ転送方式の一例としてＤＭＡ転送の一例を
第５図示す。[Prior Art] FIG. 5 shows an example of DMA transfer as an example of a conventional data transfer method.

第５図において、ＤＭＡＣ５２は、ＣＰＵと同一のバス
Ｂ上に存在し、バスＢの使用権を得ると、第６ｒｉ！Ｊ
に示すように、読出用アドレスＡＯ５と読出リクエスト
信号等のアクセス信号をデバイス■１へ出力する。In FIG. 5, the DMAC 52 exists on the same bus B as the CPU, and when it obtains the right to use the bus B, the 6th ri! J
As shown in FIG. 3, the read address AO5 and access signals such as a read request signal are output to device 1.

デバイスＶ１は、前記読出用アドレスＡＯ３のデータＤ
ＯをバスＢ上に出力し、ＤＭＡＣ５２はこれを読み込む
。The device V1 receives the data D at the read address AO3.
O is output onto bus B, and the DMAC 52 reads this.

次に、ＤＭＡＣ５２は、書込用アドレスＡＯＤと書込リ
クエスト信号等のアクセス信号をデバイス■２へ出力す
ると共に、前記データＤＯをバスＢ上に出力する。Next, the DMAC 52 outputs the write address AOD and access signals such as a write request signal to the device 2, and also outputs the data DO onto the bus B.

デバイスｖ２には、バスＢ上のデータＤＯを前記書込用
アドレスＡＯＤに取り込み、記憶する。The device v2 takes in the data DO on the bus B to the write address AOD and stores it.

このようにして、デバイス■ｌからデバイスＶ２に１つ
のデータが転送される。In this way, one piece of data is transferred from device 1 to device V2.

以下、上記と同様にして次々にデータが転送される。Thereafter, data is transferred one after another in the same manner as above.

［発明が解決しようとする課題］ 上記従来のＤＭＡ転送では、デバイスｖ１からＤＭＡＣ
５２がデータを読み取るためにＮ、クロックかかり、Ｄ
ＭＡＣ５２がデバイスＶ２にデータを書き込むのにＮｏ
クロックかかるとすると、１つデータを転送するのに（
Ｎｓ＋Ｎｏ）クロックかかることになる。[Problems to be Solved by the Invention] In the conventional DMA transfer described above, the DMAC
52 takes N clocks to read the data, D
No when MAC52 writes data to device V2
If it takes a clock, it takes (
Ns+No) clock will be required.

読出用アドレスの出力に１クロツク、データの読み取り
に１クロツクは最低要するから、Ｎ３は２クロツク以上
である。他方、Ｎｏは１クロツク以上である。従って、
１データの転送に３クロツク以上を要し、転送時間が長
くかかる問題点がある。Since at least one clock is required to output a read address and one clock is required to read data, N3 is two or more clocks. On the other hand, No is one clock or more. Therefore,
There is a problem that three or more clocks are required to transfer one data, and the transfer time is long.

従って、この発明の目的は、より短時間でデータを転送
することができるデータ転送方式を提供することにある
。Therefore, an object of the present invention is to provide a data transfer method that can transfer data in a shorter time.

［課題を解決するための手段］ この発明のデータ転送方式は、複数のデバイスの中の一
つから他の一つにデータを転送するためのデータ転送方
式において、複数のデバイスに読出用アクセス系統と書
込用アクセス系統とを別個に設け、読出アドレス生成部
は、読出用アドレスを前記読出用アクセス系統を通じて
一つのデバイスに与えると共にその読出用アドレスに対
応するデータが他の一つのデバイスに書き込まれ終るの
を待たずに次々に読出用アドレスを与え続け、書込用ア
ドレス生成部は、前記−つのデバイスからデータが出力
されるタイミングに合わせて対応する書込用アドレスを
前記書込用アクセス系統を通じて他の一つのデバイスに
次々に与えることを構成上の特徴とするものである。[Means for Solving the Problems] The data transfer method of the present invention is a data transfer method for transferring data from one of a plurality of devices to another, in which a read access system is provided to a plurality of devices. and a write access system are provided separately, and the read address generation section provides a read address to one device through the read access system and writes data corresponding to the read address to another device. The write address generation unit generates the corresponding write address in accordance with the timing at which data is output from the two devices. The structural feature is that the signal is sequentially supplied to one other device through the system.

［作用］ この発明のデータ転送方式では、読出用アクセス系統と
書込用アクセス系統とを別個に設けており、読出アドレ
ス生成部は、１つのデータの転送の完了を待つことなく
、次々にデータを読み出す。[Function] In the data transfer method of the present invention, a read access system and a write access system are provided separately, and the read address generation section transfers data one after another without waiting for the completion of one data transfer. Read out.

また、書込用アドレス生成部は、読み出されるデータを
次々に他のデバイスに書き込む。Further, the write address generation section writes the read data to other devices one after another.

すなわち、従来のように、１つのデータの転送が完了す
ると次のデータの転送を行うのではなく、データの読み
出しと書き込みとを並行して行うから、データ転送の所
要時間が短縮されることになる。In other words, instead of transferring the next data after one data transfer is completed, as in the past, reading and writing data are performed in parallel, reducing the time required for data transfer. Become.

［実施例］ 以下、図に示す実施例に基づいてこの発明をさらに詳し
く説明する。なお、これによりこの発明が限定されるも
のではない。[Example] Hereinafter, the present invention will be described in more detail based on the example shown in the drawings. Note that this invention is not limited to this.

第１図は、この発明のデータ転送方式を実施するデータ
転送システム１を示すブロック図である。FIG. 1 is a block diagram showing a data transfer system 1 implementing the data transfer method of the present invention.

ＤＭＡＣ２は、制御の中枢となる制御部３と、その制御
部３により制御され、読出アクセス信号を生成する読出
ＡＳＳ生部部と、同じく書込アクセス信号を生成する書
込ＡＳＳ生部部とを有している。The DMAC 2 includes a control unit 3 serving as the control center, a read ASS generation unit that is controlled by the control unit 3 and generates a read access signal, and a write ASS generation unit that also generates a write access signal. have.

読出アクセス信号は、読出用バスＲＢに出力され、その
読出用バスＲＢに各デバイスＶｌ、Ｖ２が接続されてい
る。The read access signal is output to the read bus RB, and the devices V1 and V2 are connected to the read bus RB.

また、書込アクセス信号は、書込用バスＷＢに出力され
、その書込用バスＷＢに各デバイスＶｌ。Further, the write access signal is output to the write bus WB, and each device Vl is connected to the write bus WB.

Ｖ２が接続されている。V2 is connected.

各デバイスＶｌ、Ｖ２は、処理が間に合わない場合は、
スピン信号をスピン信号バスＳＢに出力し、制御部３は
これによりタイミングを調整する。If the processing cannot be completed in time for each device Vl, V2,
The spin signal is output to the spin signal bus SB, and the control unit 3 adjusts the timing accordingly.

データは、データバスＤＢを介して転送される。Data is transferred via data bus DB.

次に、第２図を参照して、上記データ転送システム１の
作動を説明する。Next, the operation of the data transfer system 1 will be explained with reference to FIG.

まず、ＤＭＡＣ２の制御部３は、読出ＡＳ制御部４を起
動する。これにより、読出ＡＳ生成部４は、読出用アド
レスＡＯ３と読出リクエスト信号等の読出アクセス信号
を読出用バスＲＢに出力する。First, the control unit 3 of the DMAC 2 activates the read AS control unit 4. Thereby, the read AS generation unit 4 outputs the read address AO3 and a read access signal such as a read request signal to the read bus RB.

各デバイスＶｌ、Ｖ２は、読出用バスＲＢを常に監視し
ており、自分が有するアドレス空間の読出用アドレスが
表われると、データをデータバスＤＢに出力する。Each device Vl, V2 constantly monitors the read bus RB, and when a read address in its own address space appears, it outputs data to the data bus DB.

例えば、読出用アドレスＡＯ５に対応したデータＤＯを
、デバイスＶ１が、データバスＤＢ上に出力する。For example, device V1 outputs data DO corresponding to read address AO5 onto data bus DB.

ＤＭＡＣ２の制御部３は、読出用アドレスＡＯＳを出力
してからデバイス■１がデータＤＯを出力するまでのタ
イミングを予め記憶しており、そのタイミングで書込Ａ
Ｓ生戊部５を起動する。これにより、書込ＡＳ生戊部５
は、書込用アドレスＡＯＤと書込リクエスト信号等の書
込アクセス信号を、書込用バスＷＢへ出力する。The control unit 3 of the DMAC 2 stores in advance the timing from when the read address AOS is output until the device 1 outputs the data DO, and the write A is performed at that timing.
Activate the S output section 5. As a result, the writing AS generation section 5
outputs a write address AOD and a write access signal such as a write request signal to the write bus WB.

各デバイスＶｌ、Ｖ２は、書込用バスＷＢを監視してお
り、自分のアドレス空間の書込用アドレスが表われると
、データバスＤＢのデータを書き込む。Each device Vl, V2 monitors the write bus WB, and when a write address in its own address space appears, writes data on the data bus DB.

例えば、書込用アドレスＡＯＤにより、デバイスＶ２は
、データバスＤＢのデータＤＯを書き込む。For example, device V2 writes data DO on data bus DB using write address AOD.

これにより、１つのデータＤＯの転送が行われたことに
なる。This means that one data DO has been transferred.

読出ＡＳ生戊部４は、読出用アドレスＡＯＳを出力し終
わると、続けて、次の読出用アドレスＡＩＳを出力する
。そこで、デバイス■１は、データＤ０に引き続き、デ
ータＤＩを出力する。When the read AS generation unit 4 finishes outputting the read address AOS, it subsequently outputs the next read address AIS. Therefore, device 1 outputs data DI following data D0.

書込ＡＳ生戊部５は、前記書込用アドレスＡＯＤに続い
て、次の書込用アドレスＡＩＤを出力する。The write AS generation unit 5 outputs the next write address AID following the write address AOD.

そこで、前記データＤＯに続いて出力されたデータＤ１
がデバイスＶ２に書き込まれる。Therefore, the data D1 outputted following the data DO
is written to device V2.

以下、同様にして、前のデータの転送の完了を待つこと
なく、次々にデータが読み出され、一方他のデバイスは
そのデータを次々に書き込む。Thereafter, similarly, data is read one after another without waiting for the completion of the previous data transfer, while other devices write the data one after another.

かくして、読出用アドレスの出力に１クロツクかかるも
のとすれば、１クロツクごとに１データを転送できるこ
ととなる。Thus, if it takes one clock to output the read address, one data can be transferred every one clock.

これは、従来の１データの転送時間が３クロツク以上で
あったから１／３以下に短縮されたことになる。This means that the conventional transfer time for one data has been reduced to less than 1/3, which was more than three clocks.

なお、第３図に示すように、処理が間に合わないデバイ
スがスピン信号をアクティブにすると、他のデバイスお
よびＤＭＡＣ２は見掛け゛上停止する。そこで、スピン
信号を出力したデバイスは、この間に処理を行い、処理
を終れば、スピン信号をインアクティブする。これによ
り、他のデバイスおよびＤＭＡＣ２は、作動を再開する
。このようにして、デバイス側からもタイミングを調整
できる。As shown in FIG. 3, when a device whose processing cannot be completed in time activates a spin signal, other devices and the DMAC 2 apparently stop. Therefore, the device that outputs the spin signal performs processing during this time, and after completing the processing, deactivates the spin signal. As a result, other devices and DMAC2 resume operation. In this way, the timing can also be adjusted from the device side.

次に、第４図に、この発明の他の実施例のデータ転送シ
ステム１１を示す。Next, FIG. 4 shows a data transfer system 11 according to another embodiment of the present invention.

このデータ転送システム１１が、前記データ転送システ
ム１と異なる点は、データバスＤＢに変えて、読出用デ
ータバスＲＤＢと書込用データバスＷＤＢを別個に有し
、それらデータバスＲＤＢとＷＤＢの間にデータプロセ
サ６を設置していることである。This data transfer system 11 differs from the data transfer system 1 in that it has a read data bus RDB and a write data bus WDB separately instead of the data bus DB, and between these data buses RDB and WDB. The data processor 6 is installed in the

このデータ転送システム１１では、単にデータを転送す
るだけでなく、データを加工しながら高速で転送できる
ようになる。This data transfer system 11 not only transfers data, but also processes the data and transfers it at high speed.

［発明の効果］ この発明のデータ転送方式によれば、読出側デバイスか
らのデータの読み出しと、＠込側デバイスへのデータの
書き込みとが並行して行われるから、全体としてのデー
タ転送時間が短縮され、高速にデータ転送を行えるよう
になる。[Effects of the Invention] According to the data transfer method of the present invention, data is read from the read-side device and data is written to the @read-side device in parallel, so the overall data transfer time is reduced. This makes it possible to transfer data at high speed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明のデータ転送方式を実施するデータ転
送システムの一例のブロック図、第２図および第３図は
第１図に示すデータ転送システムの作動のタイムチャー
ト、第４図はこの発明のデータ転送方式を実施するデー
タ転送システムの他の一例のブロック図、第５図は従来
のＤＭＡ転送方式を実施するコンピュータシステムのブ
ロック図、第６図は第５図に示すコンピュータシステム
の作動のタイムチャートである。 （符号の説明） １．１１・・・データ転送システム ２・・・ＤＭＡＣ３・・・制御部 ４・・・読出ＡＳ生戊部　　　５・・・書込ＡＳ生戊部
６・・・データプロセサ　　ＲＢ・・・読出用バスＷＢ
・・・書込用バス　　　　ＤＢ・・・データバスＲＤＢ
・・・読出用データバス ＷＤＢ・・・書込用データバス Ｖｌ、Ｖ２・・・デバイス。FIG. 1 is a block diagram of an example of a data transfer system implementing the data transfer method of the present invention, FIGS. 2 and 3 are time charts of the operation of the data transfer system shown in FIG. 1, and FIG. 4 is a block diagram of an example of the data transfer system according to the present invention. FIG. 5 is a block diagram of another example of a data transfer system implementing the conventional DMA transfer method, and FIG. 6 is a block diagram of another example of the computer system implementing the conventional DMA transfer method. This is a time chart. (Explanation of symbols) 1.11...Data transfer system 2...DMAC3...Control unit 4...Read AS generation unit 5...Write AS generation unit 6...Data processor RB ...Reading bus WB
...Write bus DB...Data bus RDB
...Read data bus WDB...Write data buses Vl, V2...devices.

Claims (1)

【特許請求の範囲】 １、複数のデバイスの中の一つから他の一つにデータを
転送するためのデータ転送方式において、 複数のデバイスに読出用アクセス系統と書 込用アクセス系統とを別個に設け、読出アドレス生成部
は、読出用アドレスを前記読出用アクセス系統を通じて
一つのデバイスに与えると共にその読出用アドレスに対
応するデータが他の一つのデバイスに書き込まれ終るの
を待たずに次々に読出用アドレスを与え続け、書込用ア
ドレス生成部は、前記一つのデバイスからデータが出力
されるタイミングに合わせて対応する書込用アドレスを
前記書込用アクセス系統を通じて他の一つのデバイスに
次々に与えることを特徴とするデータ転送方式。[Claims] 1. In a data transfer method for transferring data from one of a plurality of devices to another, a read access system and a write access system are separately provided to the plurality of devices. The read address generation section is configured to provide a read address to one device through the read access system and to sequentially generate data corresponding to the read address without waiting for the data corresponding to the read address to finish being written to another device. The write address generation unit continues to supply the read address, and sequentially sends the corresponding write address to the other device through the write access system in synchronization with the timing at which data is output from the one device. A data transfer method characterized by providing