JPH031395A - Static type random access-memory - Google Patents
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
この発明は集積回路の分野、特に静止形ランダムアクセ
ス・メモリに関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention This invention relates to the field of integrated circuits, and more particularly to static random access memories.
従来の技術及び問題点
RAMでは、静電容量の観点から、任意のビット線又は
ビット線の対に関連づるセルの数が極く少ないことが一
般的に有利である。ビット線当りのセルの数を制限する
必要性は、放射のある環境では特に重要である。これは
、アクセスされていないセルからの光電流に対する累積
的な洩れ電流がアクセスされたセルからの電流より大き
い場合、誤りが生じ得るからである。困難は、アレイに
対するデータの母線接続を妥当なものにして、それと共
にビット線を短かくづる様な方式(配置及び回路)を開
発することであった。例えば、第1図は0本の接続線(
接続線に付した斜線で示す)によっ又ワード線駆動器(
W/し駆動器)に接続されると共に、センスアンプ及び
入出力I10バスに接続されたnxm (n及びmは整
数である)個のメモリ・セルのアレイの従来の方式を示
す。このメモリ方式は、nの数値が大きくなると共に、
ビット線に多数のセルが接続されると云う前に述べた問
題がある為、特に放射を持つ環境の影響を受は易い。m
が大きくなった時も、選択されていない列からの洩れ又
は光電流が大きくなると云う同様な問題が起こり得る。Prior Art and Problems In RAMs, it is generally advantageous from a capacitance standpoint to have a very small number of cells associated with any given bit line or pair of bit lines. The need to limit the number of cells per bit line is especially important in radiation environments. This is because errors can occur if the cumulative leakage current for photocurrent from unaccessed cells is greater than the current from accessed cells. The challenge was to develop a scheme (layout and circuitry) that would make the data bus connections to the array reasonable, while also shortening the bit lines. For example, Figure 1 shows 0 connection lines (
The word line driver (indicated by the diagonal lines on the connection line) also connects the word line driver (
1 shows a conventional scheme of an array of n×m (n and m are integers) memory cells connected to a W/driver) and to a sense amplifier and an input/output I10 bus. In this memory method, as the value of n increases,
Due to the previously mentioned problem of having a large number of cells connected to a bit line, it is particularly susceptible to environments with radiation. m
A similar problem can occur when the number of pixels increases, such as increased leakage or photocurrent from unselected columns.
他の方式は、第2図の略図に示づ様に、第1図に示した
アレイの各々の半分の間にセンスアンプ及びI10バス
を配置することにより、列当りのセルの数を減少しよう
とするものであった。更に別の方式は、第1図に示すメ
モリ・セル・アレイを第3図の略図に示す様に4つの部
分に分割することによって、基本的なnxwアレイにあ
るセルの数を減少しようとするものであり、センスアン
プSAが各々のアレイに付設され、入出力I10バスが
、第3図に示す様に、アレイの各部分の廻りに配置され
る。更に、ワード線駆動器(W/L駆動器)がアレイの
対の部分の間に配置される。上に述べた従来の方式は、
余分の面積、電力、遅延を必要とするか、又はI10バ
スが受入れ難い程長いと云う問題がある。Another scheme would reduce the number of cells per column by placing the sense amplifiers and I10 bus between each half of the array shown in FIG. 1, as shown schematically in FIG. It was intended to be. Yet another scheme attempts to reduce the number of cells in a basic nxw array by dividing the memory cell array shown in FIG. 1 into four parts as shown schematically in FIG. A sense amplifier SA is attached to each array, and input/output I10 buses are arranged around each part of the array as shown in FIG. Additionally, word line drivers (W/L drivers) are placed between paired portions of the array. The conventional method mentioned above is
The problem is that it requires extra area, power, delay, or the I10 bus is unacceptably long.
従って、放射を持つ環境で動作する場合の改良されたS
RA Mアーキテクチュアに対する要望がある。Therefore, improved S when operating in environments with radiation
There is a demand for RAM architecture.
この発明の目的は、新規で改良された静止形ランダムア
クセス・メモリを提供することである。It is an object of this invention to provide a new and improved static random access memory.
この発明の別の目的は、放射の環境に対する耐性を強め
た新規で改良された静止形ランダムアクセス・メモリを
提供することである。Another object of the invention is to provide a new and improved static random access memory that is more resistant to radiation environments.
この発明の別の目的は、セグメント分割ビット線静止形
ランダムアクセス・メモリ・アーキテクチュアに対する
新規で改良された方式を提供することである。Another object of the invention is to provide a new and improved approach to segmented bitline static random access memory architecture.
問題点を解決する為の手段及び作用
この発明の前述の目的が、SRAMのビット線をセグメ
ントに分y[する静止形ランダム7クセス・メモリ(S
RAM)によって達成される。各々のセグメントはそれ
自身のプリチャージ/等化回路及びラッチを持っている
。このアーキテクチュアは少ない電力で、高速で、且つ
過渡的な過及び累積的な合計社を含む放射のある環境で
生ずる洩れを有する装置に対する許容iを良くして動作
する。このアーキテクチュアは、大形の高速メモリに対
してビット線の静電容量が小さいと云う利点を持ち、A
SIC用のモジュール能力を有する。Means and Operation for Solving the Problems The above-mentioned object of the present invention is to provide a static random 7-access memory (S) that divides the SRAM bit line into segments.
RAM). Each segment has its own precharge/equalization circuit and latch. This architecture operates with low power, high speed, and good tolerance for leaky devices that occur in environments with radiation, including transient transients and cumulative totals. This architecture has the advantage of low bit line capacitance for large, high-speed memories;
It has module capability for SIC.
実 施 例
この発明は、妥当なI10バス構造を保ちながら、ビッ
ト線当りのセルの数を比較的少なくして、大形メモリ・
アレイを構成することができる様にする。この発明は、
ビット線に接続される行の数を減らすことにより、アク
セスされたセルからの電流とアクセスされていないセル
からの洩れ電流との比を改善する。第4図はこの発明の
好ましい実施例を示す。この図で、メモリの列が複数個
のセグメントに分割されており、各々のセグメントはn
(nは整数)個のメモリ・セルを有する。数nは例えば
、4.8又は16であってよい。数nが小さければ小さ
い程、セグメントのガンマ大ドツト耐性が大きいが、配
置効率が低くなる(nの値が小さくなるにつれて、メモ
リの配置に必要な場所が一層大きくなる)。各々のセグ
メントSGが一対のビット線を持ち、プリチャージ及び
等化回路が付属している。ラッチ又はセンスアンプが各
々のセグメントに付設されている。例えば、各セグメン
トにラッチがあると、列ピット線CBLをインバータに
接続し、その出力をデータを認識する為の成る閾値電圧
と比較することができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention provides a relatively small number of cells per bit line while maintaining a reasonable I10 bus structure.
Allows you to configure arrays. This invention is
By reducing the number of rows connected to a bit line, the ratio of current from accessed cells to leakage current from unaccessed cells is improved. FIG. 4 shows a preferred embodiment of the invention. In this figure, a column of memory is divided into multiple segments, each segment having n
(n is an integer) memory cells. The number n may be 4.8 or 16, for example. The smaller the number n, the greater the gamma large dot tolerance of the segment, but the lower the placement efficiency (the smaller the value of n, the more space is required for memory placement). Each segment SG has a pair of bit lines and has an associated precharge and equalization circuit. A latch or sense amplifier is associated with each segment. For example, with a latch in each segment, the column pit line CBL can be connected to an inverter and its output compared to a threshold voltage for recognizing data.
セグメントは、nチャンネル形通過トランジスタ20に
より、列ビット線CBL及びセグメント復号器を通じて
、それに対して作用する様に選択することができる。ト
ランジスタ20のゲートが2mg14の線(mは整数)
のうちの1つに接続される。成るセグメントが選択され
ると、セグメント復号器からの信号により、トランジス
タ20のゲート電圧が上界する。これはトランジスタ2
0をターンオンするのに十分である。関連する列ビット
1ICBLに接続されたトランジスタ20のドレイン/
ソースを通じて、メモリ・セルがデータを受取り、或い
はデータがマルチプレクサに伝達される。マルチプレク
サは、列アドレスを受取る列復号器からその入力を受取
る。更に、マルチプレクサが、バスからデータを受取る
為、又はバスにデータを伝達する為、入出力I10バス
に接続される。更に第4図は列ビット線CBLに対する
随意選択のセンスアンプを示している。2重列ビット線
方式を使って、随意選択によるダミー列ビット1it(
DCBL)が随意選択のセンスアンプ及び列ピット線C
BLと共に動作して、列ビット線に情報をラッチするこ
とができる様に使うことができる。セグメント選択の間
、随意選択の列ピット線DCBLの電圧を、nチャンネ
ル形トランジスタ21のうちの1つを介して引下げる。A segment can be selected by an n-channel pass transistor 20 to act on it through the column bit line CBL and the segment decoder. The gate of transistor 20 is a line of 2mg14 (m is an integer)
connected to one of the When a segment is selected, a signal from the segment decoder causes the gate voltage of transistor 20 to rise. This is transistor 2
0 is sufficient to turn on. The drain of transistor 20 connected to the associated column bit 1ICBL/
Through the source, memory cells receive data or data is communicated to a multiplexer. The multiplexer receives its input from a column decoder which receives column addresses. Additionally, a multiplexer is connected to the input/output I10 bus for receiving data from or transmitting data to the bus. Additionally, FIG. 4 shows an optional sense amplifier for column bit line CBL. Using dual column bit line scheme, optionally select dummy column bit 1it (
DCBL) is an optional sense amplifier and column pit line C.
It can be used in conjunction with the BL to latch information onto the column bit lines. During segment selection, the voltage on the optional column pit line DCBL is pulled down via one of the n-channel transistors 21.
ビット線DCBLは、随意選択のセンスアンプに対する
制御信号線、I10パスのプリチャージ及びマルチプレ
クサのプリチャージとして作用し得る。これは、ダミー
・ビット線が各々のW/Lからの入力を持つ様な、シュ
スタ他に於けるダミー・ビット線の使い方と同様である
。この発明は、DCBLが各々のセグメント選択線から
だけの入力を持ち、ファンインを減少すると云う利点を
有する。実際、シュスタ他の方式は、ダミー・ビット線
に対する入力を、完全に復号したW/Lではなく、部分
的に復号した行アドレス信号として、ファンインを減少
することにより、標準的な(即ちセグメント分割のビッ
ト線でない)アーキテクチュアに対して改善することが
できる。セグメント・ラッチは、随意選択のセンスアン
プと共に使われる時、ブリセンスアンプとして作用し得
る。動作について説明すると、セグメント・ラッチは、
ビット線を駆動する時、必ずしも一杯の電圧変化を生じ
ないことがある。随意選択のセンスアンプは、ビット線
が一杯の電圧変化を生ずる様に保証する。The bit line DCBL may act as a control signal line for the optional sense amplifier, precharge of the I10 path, and precharge of the multiplexer. This is similar to the use of dummy bit lines in Schuster et al., where the dummy bit lines have inputs from each W/L. This invention has the advantage that the DCBL has input only from each segment select line, reducing fan-in. In fact, Schuster et al.'s scheme reduces fan-in by making the input to the dummy bit line a partially decoded row address signal rather than a fully decoded W/L, thereby reducing fan-in compared to the standard (i.e. segment An improvement can be made to the (split bit line) architecture. The segment latch can act as a sense amplifier when used with an optional sense amplifier. In terms of operation, segment latches are
When driving a bit line, a full voltage change may not necessarily occur. An optional sense amplifier ensures that the bit line undergoes a full voltage change.
第5図はメモリ・セル・セグメントの回路図である。メ
モリ・セル24が、nチャンネル形通過トランジスタ2
6を介して、セグメント・ビット線BL及びBL に
接続される。ワード線WLがトランジスタ26のゲート
に接続される。ビット線pチャンネル形プルアップ・ト
ランジスタ40゜42のソースが電源電圧Vddに接続
される。トランジスタ40.42のドレインが夫々ビッ
ト線BL及びBL に接続される。ヒツト線nチャン
ネル形プルダウン・トランジスタがトランジスタ28.
30で構成される。nチ1zンネル形セグメント・ラッ
チ・トランジスタ32のドレインがトランジスタ28.
30のソースに接続される。トランジスタ32のソース
が電圧V ss (V SSは例えばアース電位であっ
てよい)に接続される。ビット線BL及びBL−をプリ
チャージするトランジスタは、nチャンネル形トランジ
スタ36.38で構成される。nチャンネル形トランジ
スタ34のドレイン及びソースがビット線BL及びBL
−の間に接続され、そのゲートがトランジスタ36゜3
8のゲートPCEに接続され、ビット線の等化を行なう
。nチャンネル形トランジスタ44.46及びインバー
タ50がセグメントの選択を行なう。FIG. 5 is a circuit diagram of a memory cell segment. Memory cell 24 is an n-channel pass transistor 2
6 to segment bit lines BL and BL. Word line WL is connected to the gate of transistor 26. The source of the bit line p-channel pull-up transistor 40.42 is connected to the power supply voltage Vdd. The drains of transistors 40 and 42 are connected to bit lines BL and BL, respectively. The input line n-channel pull-down transistor is transistor 28.
Consists of 30. The drain of the n-channel segment latch transistor 32 is connected to the transistor 28.
Connected to 30 sources. The source of transistor 32 is connected to a voltage V SS (V SS may be, for example, ground potential). The transistors for precharging the bit lines BL and BL- are composed of n-channel transistors 36 and 38. The drain and source of the n-channel transistor 34 are connected to the bit lines BL and BL.
- and its gate is connected between transistor 36°3
It is connected to the gate PCE of No. 8 and performs bit line equalization. N-channel transistors 44, 46 and inverter 50 perform segment selection.
動作について説明すると、選ばれたメモリ・セル24に
対する読取又は書込み動作の前に、トランジスタ34.
36.38によって、セグメント・ビット線BL及びB
し−がプリチャージされ且つ等化される。ビット線BL
及びBL から、通過トランジスタ26を介して情報
がメモリ・セル24に転送され、又はこのセルから転送
される。In operation, prior to a read or write operation to a selected memory cell 24, transistors 34 .
36.38, segment bit lines BL and B
is precharged and equalized. Bit line BL
and BL, information is transferred to and from memory cell 24 via pass transistor 26.
メモリ・セル24からの情報が、トランジスタ32のゲ
ートのセグメント・ラッチ・パルスと関連してラッチさ
れる。読取動作は次の様に行なうことができる。ビット
線をプリチャージ及び等化する。(例えば等化の間)ワ
ード線を付勢する。セグメントをラッチする。セグメン
トを列ビット線CBLに接続する。そして列から出力を
取出す。Information from memory cell 24 is latched in conjunction with a segment latch pulse at the gate of transistor 32. The reading operation can be performed as follows. Precharge and equalize the bit lines. Energize the word line (eg, during equalization). Latch the segment. Connect the segment to column bit line CBL. and retrieve the output from the column.
書込み動作順序は、例えば次の様に構成することができ
る。ビット線をプリチャージして等化する。The write operation order can be configured as follows, for example. Precharge and equalize the bit lines.
列ピット線を強制的に入力データに応じたレベルにする
。セグメントを列ビット線CBLに接続する。セグメン
トをラッチする。そしてワード線WLを付勢する(ワー
ド線が高い電圧レベルになる)。セグメントの選択は、
トランジスタ44のゲートのセグメント接続信号によっ
て行なわれる。Force the column pit line to the level according to the input data. Connect the segment to column bit line CBL. Latch the segment. Then, the word line WL is energized (the word line goes to a high voltage level). Segment selection is
This is done by the segment connection signal on the gate of transistor 44.
読取動作の間、列ビット線CBLが(トランジスタ44
のゲートがセグメント接続信号を受取る時)トランジス
タ44を介してセグメント・ビット線BLに接続される
。書込み動作の間、セグメント接続信号が適当なセグメ
ントのトランジスタ44のゲートに送られ、セグメント
のトランジスタ46のゲートに書込み信号Wが送られる
。列ビット線CBLがセグメント・ビット線BLに電圧
状態をかける。インバータ50及びトランジスタ44゜
46を介して、セグメントビット線BL−に反対の電圧
状態をかける。During a read operation, column bit line CBL (transistor 44
is connected to the segment bit line BL via transistor 44 (when the gate of the bit line BL receives a segment connect signal). During a write operation, a segment connect signal is sent to the gate of transistor 44 of the appropriate segment and a write signal W is sent to the gate of transistor 46 of the segment. Column bit line CBL applies a voltage state to segment bit line BL. Opposite voltage states are applied to segment bit line BL- via inverter 50 and transistors 44 and 46.
この発明の別の実施例が第6図の回路図に示されている
。第6図は、pチャンネル形プルアップ・トランジスタ
40.42のラッチ作用をするpチャンネル形ラッチ・
トランジスタ52を持つセグメントの一部分を示す。n
チャンネル形プルダウン・トランジスタが、主にnチャ
ンネル形ラッチ・トランジスタ32を通じてラッチされ
る。セグメント・ラッチ信号がインバータ54に通され
、トランジスタ42及び32を同時に付能する。Another embodiment of the invention is shown in the circuit diagram of FIG. FIG. 6 shows a p-channel latch that acts as a latch for p-channel pull-up transistors 40 and 42.
A portion of a segment with a transistor 52 is shown. n
A channel pulldown transistor is latched primarily through an n-channel latch transistor 32. The segment latch signal is passed through inverter 54 to enable transistors 42 and 32 simultaneously.
夫々トランジスタ52.32によってプルアップ及びプ
ルダウン・トランジスタの両方をラッチすることにより
、ラッチ動作の前に、両方のセグメント・ビット線を浮
動させることができ、こうして雑音による差電圧の増幅
を最小限に抑えることができる。By latching both the pull-up and pull-down transistors by transistors 52 and 32, respectively, both segment bit lines can be floated prior to latching, thus minimizing differential voltage amplification due to noise. It can be suppressed.
セグメント分割ビット線アーキテクチュアは種々の配置
で構成することができる。−形式では、列ビット線が同
じ相互接続レベルにあるセグメント・ビット線と平行に
伸び、セル3個の相互接続ピッチ幅になる。これは少な
くとも1つの放射耐性Solメモリ・セルの配置に収ま
る。別の可能性は、列ビット線をセグメント・ビット線
と平行にするが、別の相互接続レベルに誼くことである
。Segmented bit line architectures can be configured in various arrangements. - format, where the column bit lines run parallel to the segment bit lines at the same interconnect level, resulting in an interconnect pitch width of three cells. This fits into the arrangement of at least one radiation hardened Sol memory cell. Another possibility is to make the column bit lines parallel to the segment bit lines but taper to another interconnect level.
これは、周辺回路も別の相互接続レベルを使う場合に非
常に望ましい。別の相互接続は、メモリ・アレイに対す
る電力バスとして使うことができる。This is highly desirable if the peripheral circuitry also uses another interconnect level. Another interconnect can be used as a power bus to the memory array.
別の相互接続レベルを使う時、セグメントの場合と同じ
様に、列当り差動の一対のビット線を設けることが面積
の点で実現可能である。セグメント分割ビット線は(セ
グメント分割でない構造の同じ寸法のメモリに比べて)
短かいから、メモリ・セルの単純な列を持つ同等の機能
を有するメモリ構造の場合に可能なよりも、セグメント
当りに使う装置を−・層小さくすることができる。セグ
メント分割ビット線構造は、妥当なチップの縦横比を保
ちながらビット線を短かくすることができ、前に述べた
従来技術に伴う余分の面積、電力を必要とし且つ遅延が
長くなると云う過剰のI10バスを必要としない点で、
優れている。この優秀性は、多重ビット入出力I10方
式を持つメモリ構造では、特に増大する。When using alternate interconnect levels, it is feasible in terms of area to provide a differential pair of bit lines per column, as in the case of segments. Segmented bit lines (compared to memory of the same dimensions in a non-segmented structure)
Because it is short, it allows the use of one layer less device per segment than would be possible with an equivalently functional memory structure having simple columns of memory cells. Segmented bit line structures allow bit lines to be shortened while maintaining a reasonable chip aspect ratio, and eliminate the excess area, power requirements, and increased delay associated with the prior art techniques discussed previously. In that it does not require an I10 bus,
Are better. This superiority is especially enhanced in memory structures with multi-bit input/output I10 schemes.
セグメント分割ビット線アーキテクチュアでセグメント
の数が大幅に増加するにつれて、バスに取付けられる余
分の通過トランジスタによる洩れ又は光電流に影響され
なくなる程度が減少することがある。この問題は、中間
レール(レールは電力供給電圧を云う)で選択されてい
ないセグメントを等化することにより、軽減することが
できる。As the number of segments increases significantly in a segmented bitline architecture, the degree of immunity to leakage or photocurrent due to extra pass transistors attached to the bus may decrease. This problem can be alleviated by equalizing the unselected segments at the intermediate rail (rail refers to the power supply voltage).
この代わりに中間レールで選択されたセグメントを等化
することができる。第7図はこの様な方式の回路の回路
図である。第7図では、pチャンネル形トランジスタ6
0が共通ドレインでnチャンネル形トランジスタ62に
接続されている。トランジスタ60.62の夫々のゲー
ト及びソースが一緒に結合されている。nチャンネル形
通過トランジスタ64.66のドレイン/ソース領域が
トランジスタ60.62の共通のドレインに接続される
。列ビット線CBLがトランジスタ64.66を介して
、セグメント・ビット線B1−に接続される。動作につ
いて説明すると、列ピット線CBL及びセグメント・ビ
ットl5IRLは、トランジスタ64.66のゲートが
高いセグメント選択信号を受取る時間の間、トランジス
タ60.62により、中間レールの所で等化される。Alternatively, selected segments on the intermediate rail can be equalized. FIG. 7 is a circuit diagram of such a circuit. In FIG. 7, p-channel transistor 6
0 is a common drain connected to an n-channel transistor 62. The gate and source of each of transistors 60, 62 are coupled together. The drain/source regions of n-channel pass transistors 64.66 are connected to the common drain of transistors 60.62. Column bit line CBL is connected to segment bit line B1- via transistors 64,66. In operation, column pit line CBL and segment bit 15IRL are equalized at the intermediate rail by transistor 60.62 during the time that the gate of transistor 64.66 receives a high segment select signal.
ワード線アドレスの予備復号を利用して、予備復号され
た信号の一群がセグメントを選択する様に使うことがで
きる。この群が、選択されたセグメントのプリチャージ
及びセンスアンプのラッチ゛作用を制御すると共に、選
択されたセグメントに於けるワード線の選択を付能する
。この方式は、ワード線の選択、プリチャージ及びラッ
チ動作の相対的なタイミングを厳密に制御すると云う利
点がある。第8a図は4つのセグメントを持つと共に、
セグメント当り16本のワード線を持つ萌述の予備復号
方式を構成し得る回路の回路図である。Utilizing pre-decoding of word line addresses, a group of pre-decoded signals can be used to select segments. This group controls the precharging of the selected segment and the latching of the sense amplifiers, as well as enabling word line selection in the selected segment. This scheme has the advantage of tightly controlling the relative timing of word line selection, precharge and latch operations. Figure 8a has four segments and
2 is a circuit diagram of a circuit that may implement Moe's preliminary decoding scheme with 16 word lines per segment; FIG.
第8a図は、第2図に示す前に述べたセグメント・アー
キテクチュアを示している。更に、直列接続のナンド・
ゲート70及びインバータ72(添字はワード線の番号
、即ち1−16を示す)で構成されたワード線駆動器W
/Lが示されている。FIG. 8a shows the previously described segment architecture shown in FIG. In addition, series-connected Nando
A word line driver W composed of a gate 70 and an inverter 72 (subscripts indicate word line numbers, i.e., 1-16)
/L is shown.
下位ピット、上位ビット及びセグメント選択線が、ナン
ド・ゲート70によってナンドされ、所望のセグメント
からの1本のワード線を選択する。例えば、セグメント
#3からワード線15を選択するには、下位ビット3、
上位ピット3及びセグメント選択1i13から論理高信
号を受取らなければならない。The lower pit, upper bit and segment select lines are NANDed by NAND gate 70 to select one word line from the desired segment. For example, to select word line 15 from segment #3, lower bit 3,
A logic high signal must be received from the upper pit 3 and segment select 1i13.
随意選択の遅延回路(随意選択の遅延1)が、ワード線
が付勢される後まで、プリチャージのターンオフを遅延
させる。第8b図は、時間に対するアドレスAのアドレ
スの変化、時間に対するアドレス変化の検出パルスAT
D、時間に対するワード線WLの選択(オン/オフ)、
時間に対する(プリチャージ及び等化回路をターンオン
する為の)プリチャージ及び等化の付能PEQ、及び時
間に対するヒツト線BL及びBL の電圧の相対的な
タイミングを示す時間線図である。随意選択の遅延1が
ガンマ・ドツト耐性を持たせる。これは、遅延がないと
、(ガンマ・ドツトの様な)雑音が、一方又は両方のビ
ット線を、セルからの情報を受取る前に低電圧状態に下
げることがあるからである。これは、誤ったメモリ状態
をラッチすることにつながる惧れがある。第8a図に戻
って説明すると、第8a図の別の随意選択の遅延回路(
随意選択の遅延2)は、ラッチ動作の前に、ビット線に
差別的な電圧を設定する時間を持たせる。An optional delay circuit (Optional Delay 1) delays turn-off of the precharge until after the word line is energized. FIG. 8b shows the change in the address of address A with respect to time, and the detection pulse AT of the address change with respect to time.
D. Selection of word line WL over time (on/off);
FIG. 4 is a time diagram showing the relative timing of the precharge and equalization enablement PEQ (for turning on the precharge and equalization circuit) versus time, and the voltages of the human lines BL and BL over time; Optional delay 1 makes it gamma dot resistant. This is because without the delay, noise (such as gamma dots) can cause one or both bit lines to drop to a low voltage state before receiving information from the cell. This can lead to latching the wrong memory state. Returning to Figure 8a, another optional delay circuit of Figure 8a (
Optional delay 2) allows time to set the differential voltages on the bit lines before latching.
第8C図は、時間に対するプリチャージ及び等化付能及
び時間に対する(センスアンプのラッチに使われる)セ
ンスアンプ・ラッチ信号に対して、随意選択の遅延2の
遅延を示している。随意選択の遅延2は、プリチャージ
がオフになる前に、随意選択の遅延1がワード線をオン
にすれば、必要でないことがある。FIG. 8C shows an optional delay of 2 for the precharge and equalization enable versus time and the sense amplifier latch signal (used to latch the sense amplifier) versus time. Optional Delay 2 may not be needed if Optional Delay 1 turns on the word line before precharge is turned off.
第8d図は随意選択の遅延1を構成するのに使われる回
路を示す。インバータのチェーン(2個のインバータし
か示してないが、インバータの数がこれより多くても少
なくてもよい)74が、ナンド・ゲート76に対して一
方の入力を供給する。Figure 8d shows the circuitry used to implement optional delay 1. A chain of inverters 74 (only two inverters are shown, but more or fewer inverters may be used) provides one input to a NAND gate 76.
ナンド・ゲート76に対するもう1つの入力は、インバ
ータ・チェーン74に対する入力、又はセグメント選択
用の制御信号である。インバータ78がナンド・ゲート
76の出力を受取って、センスアンプ・ラッチ信号を作
る。インバータ・チェーン74にある選ばれたインバー
タの出力から信号を取出して、ビット線のプリチャージ
用の制御信号を作る。Another input to NAND gate 76 is an input to inverter chain 74 or a control signal for segment selection. An inverter 78 receives the output of NAND gate 76 and creates a sense amplifier latch signal. A signal is taken from the output of a selected inverter in inverter chain 74 to create a control signal for bit line precharging.
第8e図はインバータ・チェーン74によって、随意選
択の遅延1及び2を構成する別の実施例の回路図である
。プリチャージ制御信号が、チェーン内の成るインバー
タの選ばれた出力から取出される。センスアンプ・ラッ
チ制御信号がインバータ・チェーンの出力から取出され
る。このチェーンには4つのインバータしか示してない
が、更に多くを使うことも考えられる。FIG. 8e is a circuit diagram of another embodiment in which optional delays 1 and 2 are implemented by an inverter chain 74. A precharge control signal is taken from selected outputs of the inverters in the chain. A sense amplifier latch control signal is taken from the output of the inverter chain. Although only four inverters are shown in this chain, it is possible to use more.
サイクルにプリチャージ用の時間が余りない場合、第8
d図及び第8e図に示す回路の代わりに、セグメント選
択のターンオン用の制御信号に対する応答が遅く、セグ
メント選択のターンオフ用の制御信号に対する応答が早
い回路を使うことができる。この他の回路も考えられる
。重要な目的は、ワード線の選択に対するタイミングを
制御する為に、予備復号回路のセグメント選択線を活用
することである。If there is no time left in the cycle for precharging, the eighth
In place of the circuits shown in FIGS. d and 8e, it is possible to use a circuit that has a slow response to a control signal for turning on segment selection and a fast response to a control signal for turning off segment selection. Other circuits are also possible. An important objective is to utilize the segment select lines of the predecode circuit to control the timing for word line selection.
第8a図の予備復号方式の代わりが第9図の回路図に示
されている。第9図は、ワード線の選択にセグメント選
択信号を含まない回路を示す。即ち、セグメントの選択
信号とワード線アドレスとをナンドする代わりに、セグ
メント選択線の信号がセグメント制御回路に直接的に行
く。この代案により、選択されていないセグメントのW
/Lをターンオンすることができる。An alternative to the preliminary decoding scheme of FIG. 8a is shown in the circuit diagram of FIG. 9. FIG. 9 shows a circuit that does not include a segment selection signal in word line selection. That is, instead of NANDing the segment selection signal and the word line address, the segment selection line signal goes directly to the segment control circuit. With this alternative, W of the unselected segment
/L can be turned on.
セグメント選択信号を伝える線を使って、列ビット線の
感知作用のタイミングを制御する随意選択のダミー列ビ
ット線に、ビット線遅延信号を発生りることができる。The line carrying the segment select signal can be used to generate a bit line delay signal on an optional dummy column bit line that controls the timing of the sensing action of the column bit line.
第10a図は、遅延回路88を介してnチャンネル形ト
ランジスタ21に接続されたセグメント選択線を示す。FIG. 10a shows a segment select line connected to n-channel transistor 21 via delay circuit 88. FIG.
随意選択のダミー列ビット線DCBLをプリチャージす
る一連のpチャンネル形トランジスタが、電圧Vddと
列ビット線DCBLの間に接続されている。1つのセグ
メント選択線が高電圧に切換ねると、列ビット線DCB
Lからプリチャージが除かれる。その後、1つのセグメ
ント選択線によって1つのnチャンネル形トランジスタ
21のゲートが付勢されることにより、遅延回路88に
よって決定された期間の後、ビット線DCBLが低電圧
に下げられる。上に述べた動作により、ダミー列ビット
1iiDCBLからビット線準備完r信号が開始される
。A series of p-channel transistors for precharging an optional dummy column bit line DCBL are connected between voltage Vdd and column bit line DCBL. When one segment select line switches to high voltage, the column bit line DCB
Precharge is removed from L. Thereafter, the gate of one n-channel transistor 21 is energized by one segment selection line, thereby lowering the bit line DCBL to a low voltage after a period determined by delay circuit 88. The operation described above initiates the bit line ready r signal from dummy column bit 1iiDCBL.
セグメント選択線はアドレス変化検出パルスによって制
御することができることに注意されたい。Note that the segment select lines can be controlled by address change detection pulses.
例えば、第10b図の回路図に示す様に、セグメント選
択は、nチャンネル形トランジスタ92に接続されたp
チャンネル形トランジスタ90を含むCMOSインバー
タによって構成することができる。インバータはアドレ
ス変化検出信号ATDによってゲートすることができる
。For example, as shown in the circuit diagram of FIG.
It can be constructed by a CMOS inverter including a channel type transistor 90. The inverter can be gated by address transition detection signal ATD.
以上説明したこの発明は、半導体の製造技術で周知の色
々な方法によって構成することができる。The invention described above can be constructed using various methods well known in semiconductor manufacturing technology.
この発明を好ましい実施例及び成る代案について詳しく
説明したが、この説明が例に過ぎず、この発明を制約す
るものと解してはならないことを承知されたい。更に、
以上の説明から、当業者であれば、この発明の実施例の
細部に種々の変更を加えること、並びにこの発明のその
他の実施例も容易に考えられることを承知されたい。例
えば、n形トランジスタはp形トランジスタに置換えて
もよいし、逆に置換えてもよい。更に、電界効果トラン
ジスタの代りにバイポーラ・トランジスタを使ってもよ
いし、或いはその逆にしてもよい。Although the invention has been described in detail with reference to preferred embodiments and alternatives, it is to be understood that this description is by way of example only and is not to be construed as limiting the invention. Furthermore,
From the foregoing description, those skilled in the art will appreciate that various changes in the details of the embodiments of the invention, as well as other embodiments of the invention, will be readily apparent to those skilled in the art. For example, an n-type transistor may be replaced with a p-type transistor, or vice versa. Furthermore, bipolar transistors may be used instead of field effect transistors, or vice versa.
この様な全ての変更及びその他の実施例も、特許請求の
範囲によって定められたこの発明の範囲内に属する。All such modifications and other embodiments are within the scope of the invention as defined by the claims.
この発明は以上の説明に関連して、更に下記の実施態様
を有する。This invention further has the following embodiments in relation to the above description.
(1) メモリ・セル・セグメントの複数個の行及び
ケ1を持っていて、各セグメントにはプリチャージ回路
、等化回路、センスアンプ及び少なくとも1つのメモリ
・セルが一意的に且つ作動的に関連している様な静止形
ランダムアクセス・メモリに於いて、セグメントのある
列に選択的に接続し得る列ビット線と、複数個のセグメ
ント選択線を含むSRAMとを有し、各々のセグメント
選択線が選ばれたセグメントを選択することができる静
止形ランダムアクセス・メモリ。(1) having a plurality of rows and rows of memory cell segments, each segment having a precharge circuit, an equalization circuit, a sense amplifier, and at least one memory cell uniquely and operably; In a related static random access memory, an SRAM includes a column bit line that can be selectively connected to a certain column of a segment, and a plurality of segment select lines, each segment select line. A static random access memory that allows lines to select selected segments.
(2) (1)項に記載した静止形ランダムアクセス
・メモリ於いて、タイミング1iI111Il信号を発
生する為、各々のセグメント線からの入力を持つダミー
列ビット線を有する静止形ランダムアクセス・メモリ。(2) In the static random access memory described in item (1), the static random access memory has a dummy column bit line having an input from each segment line to generate the timing 1iI111Il signal.
(3) (1)項に記載した静止形ランダムアクセス
・メモリに於いて、少なくとも1つのメモリ・セルが交
差結合したインバータで構成される静止形ランダムアク
セス・メモリ。(3) In the static random access memory described in item (1), the static random access memory is composed of an inverter in which at least one memory cell is cross-coupled.
(4) (3)項に記載した静止形ランダムアクセス
・メモリに於いて、各々の交差結合したインバータが、
nチャンネル形トランジスタとゲート及びドレインを共
有するpチャンネル形トランジスタで構成されている静
止形ランダムアクセス・メモリ。(4) In the static random access memory described in item (3), each cross-coupled inverter is
A static random access memory consisting of an n-channel transistor and a p-channel transistor that shares a gate and drain.
(5) (1)項に記載した静止形ランダムアクセス
・メモリに於いて、セグメントにある1行ののメモリ・
セルをアクセスする様に、ワード・アドレス及びセグメ
ント選択を論理的にアンドする様に作用し得る回路を有
する静止形ランダムアクセス・メモリ。(5) In the static random access memory described in (1), one row of memory in a segment
A static random access memory having circuitry capable of logically ANDing word addresses and segment selections to access cells.
(6) 11)項に記載した静止形ランダムアクセス
・メモリに於いて、そのソースをゲートに接続したpチ
ャンネルトランジスタと、そのソースをゲートに接続し
たnチャンネル形トランジスタとを含み、該nチャンネ
ル形及びpチャンネル形トランジスタがドレインを共有
する様なセグメント選択回路を有する静止形ランダムア
クセス・メモリ。(6) The static random access memory described in item 11) includes a p-channel transistor whose source is connected to the gate and an n-channel transistor whose source is connected to the gate, and the n-channel transistor A static random access memory having a segment selection circuit in which p-channel transistors and p-channel transistors share a drain.
(7) m IJaに記載した静止形ランダムアクセ
ス・メモリに於いて、ラッチがプルアップ・トランジス
タを含む静止形ランダムアクセス・メモリ。(7) In the static random access memory described in mIJa, a static random access memory in which the latch includes a pull-up transistor.
(8) (1)項に記載した静止形ランダムアクセ4
゜
ス・メモリに於いて、ラッチがプルダウン・トランジス
タを含む静止形ランダムアクセス・メモリ。(8) Stationary random access 4 described in (1)
A static random access memory whose latches include pull-down transistors.
(9) ダミー・ビット線を持ち、該ダミー・ビット
線がW/Lの小グループを何曲する信号からの入力持つ
様なメモリ。(9) A memory that has a dummy bit line, and the dummy bit line has an input from a signal that traces a small group of W/L.
(10) (9)項に記載したメモリに於いて、信号
が部分的に復号された行アドレスから得られるメモリ。(10) A memory according to item (9) in which the signal is obtained from a partially decoded row address.
(11) S RA Mのビット線がセグメントに分
割されている様な静止形ランダムアクセス・メモリ(S
RAM)を説明した。各セグメントはそれ自身のプリチ
ャージ/等化回路及びラッチ回路と比較的少ないメモリ
・セルを持っており、こうして少ない電力で、高速で、
洩れのある装置に対する許容度を良くして動作する。(11) Static random access memory (S RAM) in which the bit line of SRAM is divided into segments.
RAM) was explained. Each segment has its own precharge/equalization and latch circuits and relatively few memory cells, thus requiring less power, higher speed,
Operates with good tolerance to leaky equipment.
第1図乃至第3図はワード線駆動器に接続されたメモリ
・セルのアレイの従来の方式を示す回路図、第4図はこ
の発明の好ましい実施例の回路図、第5図はメモリ・セ
ル・セグメントの回路図、第6図はこの発明の別の実施
例の回路図、第7図は高度にセグメント分割されたメモ
リのガンマ・ドツト耐性を温存する為に使われる回路の
回路図、第8a図は予備復号セグメントを構成するのに
使われる回路の回路図、第8b図は第8a図の回路に関
連する時間線図、第8C図は第8a図の随意選択の遅延
2に関連する時間線図、第8d図ば随意選択の遅延1を
構成する回路の回路図、第8e図は遅延1及び2を構成
する為のこの発明の別の実施例の回路図、第9図は予備
復号方式を構成する為の、第8a図に示す回路の代わり
の回路の回路図、第10a図及び第10b図はセグメン
ト選択回路の回路図である。
主な符号の説明
SG:セグメント
CBL:列ビット線
20:通過トランジスタ1-3 are circuit diagrams illustrating a conventional arrangement of an array of memory cells connected to a word line driver; FIG. 4 is a circuit diagram of a preferred embodiment of the present invention; and FIG. 6 is a schematic diagram of an alternative embodiment of the present invention; FIG. 7 is a schematic diagram of a circuit used to preserve gamma dot tolerance in highly segmented memory; Figure 8a is a schematic diagram of the circuitry used to construct the pre-decoding segment, Figure 8b is a time diagram associated with the circuitry of Figure 8a, and Figure 8C is associated with optional delay 2 of Figure 8a. FIG. 8d is a circuit diagram of the circuit constituting optional delay 1; FIG. 8e is a circuit diagram of another embodiment of the invention for constituting delays 1 and 2; FIG. FIGS. 10a and 10b are circuit diagrams of alternative circuits to the circuit shown in FIG. 8a, and FIGS. 10a and 10b are circuit diagrams of segment selection circuits for configuring the preliminary decoding system. Explanation of main symbols SG: Segment CBL: Column bit line 20: Pass transistor
Claims (1)
持つていて、各セグメントにはプリチャージ回路、等化
回路、センスアンプ及び少なくとも1つのメモリ・セル
が一意的に且つ作動的に関連している様な静止形ランダ
ムアクセス・メモリに於いて、セグメントのある列に選
択的に接続し得る列ビット線と、複数個のセグメント選
択線を含むSRAMとを有し、各々のセグメント選択線
が選ばれたセグメントを選択することができる静止形ラ
ンダムアクセス・メモリ。(1) having a plurality of rows and columns of memory cell segments, each segment having a precharge circuit, an equalization circuit, a sense amplifier, and at least one memory cell uniquely and operatively associated therewith; In a static random access memory such as the one shown in FIG. A static random access memory in which a selected segment can be selected.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US31536489A | 1989-02-23 | 1989-02-23 | |
US315364 | 1994-09-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH031395A true JPH031395A (en) | 1991-01-08 |
Family
ID=23224058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2044273A Pending JPH031395A (en) | 1989-02-23 | 1990-02-23 | Static type random access-memory |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH031395A (en) |
KR (1) | KR0184638B1 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7417914B2 (en) | 2001-11-09 | 2008-08-26 | Fujitsu Limited | Semiconductor memory device |
US7525834B2 (en) | 2003-07-01 | 2009-04-28 | Zmos Technology, Inc. | SRAM cell structure and circuits |
JP2009230787A (en) * | 2008-03-21 | 2009-10-08 | Fujitsu Ltd | Memory device and memory control method |
JP2009277341A (en) * | 2008-05-14 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | Write assist circuit for improving write margin of sram cell |
JP2010113793A (en) * | 2008-10-10 | 2010-05-20 | Renesas Electronics Corp | Semiconductor memory apparatus |
-
1990
- 1990-02-21 KR KR1019900002229A patent/KR0184638B1/en not_active IP Right Cessation
- 1990-02-23 JP JP2044273A patent/JPH031395A/en active Pending
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Also Published As
Publication number | Publication date |
---|---|
KR0184638B1 (en) | 1999-04-15 |
KR900013515A (en) | 1990-09-06 |
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