JPH03132261A - Synchronizing signal detection circuit - Google Patents
Synchronizing signal detection circuitInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、テレビジョン、ビデオテープレコーダ等の映
像機器に用いる同期信号検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a synchronization signal detection circuit used in video equipment such as televisions and video tape recorders.
（従来の技術） 第４図は従来の同期信号検出回路を示している。(Conventional technology) FIG. 4 shows a conventional synchronization signal detection circuit.
従来の同期信号検出回路は、既存の自動周波数制御回路
（以下、ＡＦＣ回路という）を応用し、同期信号の有無
を検出していた。第４図において、３０は同期信号分離
回路、３１は位相比較回路、３２は低域通過フィルター
（以下、ＬＰＦという）、３３は水平発振回路、３４は
比較回路、３５はコンデンサであって、端子３６よりの
テレビジョン信号を同期信号分離回路３０に入力し、テ
レビジョン信号から同期信号を分離する０分離された同
期信号は位相比較回路３１に入力される。また１位相比
較回路３１には水平発振回路３３より比較用の発振パル
スが入力される１位相比較回路３１では同期信号の位相
と発振パルスを比較し１位相差に応じＡＦＣ制御電圧を
ＬＰＦ３２に出力する。ＬＰＦ３２は入力される前ＡＦ
Ｃ制御電圧をコンデンサ３５により時間的に積分し直流
化する。直流化されたＡＦＣ電圧は水平発振回路３３と
比較回路３４に入力される。水平発振回路３３はＡＦＣ
電力により発振周波数を変化させ発振パルスを出力する
。比較回路３４では同期信号の有無を検出して出力され
る。Conventional synchronization signal detection circuits apply existing automatic frequency control circuits (hereinafter referred to as AFC circuits) to detect the presence or absence of synchronization signals. In FIG. 4, 30 is a synchronizing signal separation circuit, 31 is a phase comparison circuit, 32 is a low-pass filter (hereinafter referred to as LPF), 33 is a horizontal oscillation circuit, 34 is a comparison circuit, 35 is a capacitor, and 35 is a terminal. The television signal from 36 is input to the synchronization signal separation circuit 30, and the synchronization signal separated by 0, which separates the synchronization signal from the television signal, is input to the phase comparison circuit 31. The 1-phase comparison circuit 31 receives an oscillation pulse for comparison from the horizontal oscillation circuit 33. The 1-phase comparison circuit 31 compares the phase of the synchronization signal with the oscillation pulse, and outputs an AFC control voltage to the LPF 32 according to the 1-phase difference. do. LPF32 is AF before input
The C control voltage is integrated over time by a capacitor 35 and converted into a direct current. The DC-converted AFC voltage is input to a horizontal oscillation circuit 33 and a comparison circuit 34. Horizontal oscillation circuit 33 is AFC
It changes the oscillation frequency using electric power and outputs oscillation pulses. The comparison circuit 34 detects the presence or absence of a synchronization signal and outputs it.
次に、上記従来の同期信号検出回路の動作について説明
する。第５図は第４図に示す従来の同期信号検出回路の
位相同期状態における動作波形を示したものである。第
５図において、には同期信号分離回路３０の出力の波形
、０は水平発振回路３３の発振パルス波形、ｍは位相比
較回路３１の出力でＡＦＣ制御電圧の波形、ｎはＬＰＦ
３２の出力波形である。ＡＦＣ回路の動作は知られてい
る０位相同期状態では、水平発振回路３３よりの発振パ
ルスは、基準電圧ｖｃを中心に発振しており、低電位か
ら高電位へ変化する途中、ｖｃと交差するポイントｔ
＆ ｃは、にの同期信号パルスの中心と一致している０
位相比較回路３１は、同期信号期間のみ動作しそれ以外
は動作を停止する。この位相比較回路３１からＡＦＣ制
御電圧ｍが出力される６発振パルスΩの電圧が基準電圧
ｖｃより低い時正極性の制御電圧を出力し、基準電圧ｖ
ｃより高い時負極性の餠御電圧を出力する。このＡＦＣ
制御電圧ｍがＬＰＦ３２によりＡＦＣ電圧に直流化され
出力ｎとして出力される。ここで＊ｊｅｌ ｔｄは位相
比較回路３１の状態を示しており、ｔｃは正極性の制御
電圧時であり、ｔｌは負極性の制御電圧時である０位相
同期状態の時ｊｃ＝ｔ、となり、１水平期間（ＩＨ）で
ＬＰＦ３２に流れる電荷の和は零である。Next, the operation of the above-mentioned conventional synchronization signal detection circuit will be explained. FIG. 5 shows operating waveforms of the conventional synchronization signal detection circuit shown in FIG. 4 in a phase synchronization state. In FIG. 5, is the waveform of the output of the synchronization signal separation circuit 30, 0 is the oscillation pulse waveform of the horizontal oscillation circuit 33, m is the output of the phase comparator circuit 31 and is the waveform of the AFC control voltage, and n is the LPF
32 output waveforms. In the 0-phase synchronization state in which the operation of the AFC circuit is known, the oscillation pulse from the horizontal oscillation circuit 33 oscillates around the reference voltage VC, and crosses VC while changing from a low potential to a high potential. point t
&c coincides with the center of the synchronization signal pulse at 0
The phase comparator circuit 31 operates only during the synchronization signal period and stops operating at other times. When the voltage of the six oscillation pulses Ω from which the AFC control voltage m is output from the phase comparator circuit 31 is lower than the reference voltage vc, a positive control voltage is output, and the reference voltage v
When the voltage is higher than c, a negative polarity control voltage is output. This AFC
The control voltage m is converted into a DC voltage by the LPF 32 and output as an output n. Here, *jel td indicates the state of the phase comparator circuit 31, tc is at the time of a positive polarity control voltage, and tl is at the time of a negative polarity control voltage, which is jc = t in the 0 phase synchronization state, The sum of charges flowing through the LPF 32 in one horizontal period (IH) is zero.
よって、ＬＰＦ３２の出力波形ｎは同期信号期間コンデ
ンサ３５により充電（ｔｃ期間）と放電（１，期間）を
行うが、電荷の量は・等しりので一定のＡＦＣ電圧ＶＰ
Ｃを持つ、このＡＦＣ電圧、を比較回路３４で検出する
。ＬＰＦ３２の出力波形ｎは同期信号期間ＡＦＣ電圧を
増減するが、基準電圧ｖｐｃより高い時間同期信号有り
と検出し、基準電圧ＶＰＣと等しい時は同期信号無しと
検出され１．比較回路３４より出力され同期信号の検出
を行っている。Therefore, the output waveform n of the LPF 32 is charged (tc period) and discharged (period 1) by the synchronizing signal period capacitor 35, but since the amount of charge is equal to , the AFC voltage VP is constant.
This AFC voltage having C is detected by the comparator circuit 34. The output waveform n of the LPF 32 increases or decreases the AFC voltage during the synchronization signal period, but it is detected that there is a time synchronization signal higher than the reference voltage vpc, and when it is equal to the reference voltage VPC, it is detected that there is no synchronization signal.1. A synchronization signal outputted from the comparator circuit 34 is detected.
第６図は第４図に示した従来の同期信号検出回路の非同
期状態の波形を示したものである。第６図において、ｐ
は同期信号分離回路３０の出力波形、ｑは水平発振回路
３３の発振波形がｐよりも位相が進んでいる状態を示し
ており、Ｓは水平発振回路３３の発振波形がＰよりも位
相が遅れた状態を示したものである。ｒはｑに対する位
相比較回路３１の出力を示したものであり、ｔはＳに対
する位相比較回路３１の出力を示したものである。同期
信号ｐよる水平発振波形ｑの位相が進んでいる場合は、
位相比較回路３１の出力電流は負極性電流ｅが多くなり
、ＬＰＦ３２や出力電圧が低下する。この出力電圧によ
る水平発振回路３３の発振波形は位相が遅れるように制
御される。また、同期信号ｐより水平発振波形Ｓの位相
が遅れている場合１位相比較回路３１の出力電流は正極
性電流ｅが多くなりＬＰＦ３２の出力電圧が上昇する。FIG. 6 shows waveforms of the conventional synchronous signal detection circuit shown in FIG. 4 in an asynchronous state. In Figure 6, p
indicates the output waveform of the synchronization signal separation circuit 30, q indicates that the oscillation waveform of the horizontal oscillation circuit 33 is ahead of p in phase, and S indicates that the oscillation waveform of the horizontal oscillation circuit 33 is delayed in phase relative to P. This shows the state in which the r indicates the output of the phase comparison circuit 31 with respect to q, and t indicates the output of the phase comparison circuit 31 with respect to S. If the phase of horizontal oscillation waveform q due to synchronization signal p is leading,
The output current of the phase comparison circuit 31 has a large negative polarity current e, and the LPF 32 and the output voltage decrease. The oscillation waveform of the horizontal oscillation circuit 33 due to this output voltage is controlled so that the phase thereof is delayed. Further, when the phase of the horizontal oscillation waveform S lags behind the synchronization signal p, the output current of the 1-phase comparator circuit 31 has an increased positive polarity current e, and the output voltage of the LPF 32 increases.
このため水平発振回路３３の発振波形は位相が進むよう
に制御される。Therefore, the oscillation waveform of the horizontal oscillation circuit 33 is controlled so that the phase advances.
このように、ＡＦＣ回路の働きで同期がとれるように制
御され、比較回路３４で同期信号の検出が行われる。In this way, the AFC circuit functions to control the synchronization, and the comparison circuit 34 detects the synchronization signal.
（発明が解決しようとする課題）
しかしながら、上記従来の同期信号検出回路は、ＬＰＦ
３２に接続されるコンデンサ３５でＡＦＣ制御電圧を時
間時に積分し直流化しているが積分に時間がかかりすぎ
る問題がある。また、比較回路３４に入力されるＡＦＣ
電圧において１水平期間（ＩＨ）内に単発のノイズパル
スが発生した場合、そのノイズパルスが基準電圧ＶＰＣ
より高ければ、比較回路３４で同期信号と検出され誤動
作してしまうという問題点がある。(Problem to be Solved by the Invention) However, the conventional synchronization signal detection circuit described above is
A capacitor 35 connected to the capacitor 32 integrates the AFC control voltage over time and converts it into a direct current, but there is a problem that the integration takes too much time. In addition, the AFC input to the comparison circuit 34
If a single noise pulse occurs within one horizontal period (IH) in the voltage, that noise pulse is the reference voltage VPC.
If it is higher, there is a problem that the comparison circuit 34 detects it as a synchronization signal and malfunctions.
本発明は上記従来の問題点を解決するものであり、安定
した同期信号検出回路を提供することを目的とするもの
である。The present invention solves the above-mentioned conventional problems, and aims to provide a stable synchronization signal detection circuit.
（課題を解決するための手段）
本発明は上記目的を達成するために、同期信号検出回路
は、同期信号分離回路と、垂直同期信号分離回路と、充
放電切り替え回路と、ハイレベル検出回路と、ローレベ
ル検出回路と、セット・リセット・フリップ・フロップ
（以下、ＳＲＦＦという）回路と、積分回路と、比較回
路から構成するようにしたものである。(Means for Solving the Problems) In order to achieve the above object, the present invention provides a synchronization signal detection circuit that includes a synchronization signal separation circuit, a vertical synchronization signal separation circuit, a charge/discharge switching circuit, and a high level detection circuit. , a low level detection circuit, a set/reset flip-flop (hereinafter referred to as SRFF) circuit, an integration circuit, and a comparison circuit.
（作 用）
したがって、上記構成により、垂直同期信号分離回路か
らの垂直同期信号を用いることにより。(Function) Therefore, with the above configuration, by using the vertical synchronization signal from the vertical synchronization signal separation circuit.
誤動作をせずしかも積分時間を改善した安定な同期信号
の検出を得ることができる。It is possible to obtain stable synchronization signal detection without malfunction and with improved integration time.
（実施例）
第１図は本発明の一実施例における同期信号検出回路の
ブロックを示しているものであり、第２図は第１図に示
した実施例の動作波形を、第３図は本発明の一実施例に
おけるＳＲＦＦ回路の動作波形を示すものである。第１
図において、１は同期信号分離回路、２は垂直同期信号
分離回路、３は充放電切り替え回路、４はローレベル検
出回路、５はハイレベル検出回路、６はＳＲＦＦ回路、
７は積分回路、８は比較回路、９はコンデンサ、ＩＯは
時定数、１１は端子である。(Example) Fig. 1 shows a block diagram of a synchronization signal detection circuit in an embodiment of the present invention, Fig. 2 shows operational waveforms of the embodiment shown in Fig. 1, and Fig. 3 shows operating waveforms of the SRFF circuit in one embodiment of the present invention. 1st
In the figure, 1 is a synchronization signal separation circuit, 2 is a vertical synchronization signal separation circuit, 3 is a charge/discharge switching circuit, 4 is a low level detection circuit, 5 is a high level detection circuit, 6 is an SRFF circuit,
7 is an integrating circuit, 8 is a comparison circuit, 9 is a capacitor, IO is a time constant, and 11 is a terminal.
次に、上記実施の動作について第１図ないし第３図を参
照して説明する。端子１１から入力されるテレビジョン
信号は、同期信号分離回路１で同期信号（ａ）が分離さ
れ垂直同期信号分離回路２に入力される。垂直同期信号
分離回路２では垂直同期期間（ｘ）のみ分離され、垂直
同期信号（ｂ）が充放電切り替え回路３とＳＲＦＦ回路
６に出力さ九る。Next, the operation of the above embodiment will be explained with reference to FIGS. 1 to 3. A television signal input from a terminal 11 is separated into a synchronization signal (a) by a synchronization signal separation circuit 1 and input to a vertical synchronization signal separation circuit 2 . The vertical synchronization signal separation circuit 2 separates only the vertical synchronization period (x), and outputs the vertical synchronization signal (b) to the charge/discharge switching circuit 3 and the SRFF circuit 6.
充放電切り替え回路３では波形（ｃ）より１垂直期間（
１ｖ）内型圧Ｖ、を中心にコンデンサ９により充放電が
行われ、直流化さ九た電圧が波形（ｄ）としてローレベ
ル検出回路４とハイレベル検出回路５に出力される。ロ
ーレベル検出回路４は波形（ｄ）より電圧ｖｔで動作し
、ハイレベル検出回路５は波形（ｄ）が電圧Ｖ、より高
い電圧がかかった時に動作する。ローレベル検出回路４
の出力は充放電切り替え回路３とＳＲＦＦ回路６に入力
される。また、ハイレベル検出回路５の出力は充放電切
り替え回路３に出力される。ＳＲＦＦ回路６では、垂直
同期信号（ｂ）がリセット端子に入力され、ローレベル
検出回路４の出力波形（ｅ）がセット端子に入力される
。１垂直期間（１ｖ）内にノイズパルスが発生した波形
（ｂ′）（第３図）が５ＲＦＰ回路６のリセット端子に
入力されても、ＳＲＦＦ回路６の出力はｆ（第３図）と
なりノイズパルスが出力されない、これは、充放電切り
替え回路３の出力波形（ｄ）は（ｂ′）の波形が充放電
切り替え回路に入力しても１垂直期間（１ｖ）での充放
電に変化がないため、ローレベル検出回路４の出力波形
（ａ）は変わらない、このためＳＲＦＦ回路６の出力結
果はｆ（第３図）となる、ＳＲＦＦ回路６からは波形（
ｆ）を反転させた波形（ｇ）が積分回路７に出力される
が、入力（ｂ′）と出力波形（＃Ｃ）の同期はとれてい
る。In the charge/discharge switching circuit 3, one vertical period (
1v) The internal mold pressure V is charged and discharged by the capacitor 9, and the DC voltage is outputted to the low level detection circuit 4 and the high level detection circuit 5 as a waveform (d). The low level detection circuit 4 operates at a voltage vt from the waveform (d), and the high level detection circuit 5 operates when the waveform (d) is at a voltage V and a higher voltage is applied. Low level detection circuit 4
The output is input to the charge/discharge switching circuit 3 and the SRFF circuit 6. Further, the output of the high level detection circuit 5 is output to the charge/discharge switching circuit 3. In the SRFF circuit 6, the vertical synchronizing signal (b) is input to the reset terminal, and the output waveform (e) of the low level detection circuit 4 is input to the set terminal. Even if the waveform (b') (Fig. 3) in which a noise pulse is generated within one vertical period (1v) is input to the reset terminal of the 5RFP circuit 6, the output of the SRFF circuit 6 becomes f (Fig. 3), which causes noise. No pulse is output. This is because the output waveform (d) of the charging/discharging switching circuit 3 does not change the charging/discharging in one vertical period (1V) even if the waveform (b') is input to the charging/discharging switching circuit. Therefore, the output waveform (a) of the low level detection circuit 4 does not change. Therefore, the output result of the SRFF circuit 6 becomes f (Fig. 3). The waveform (a) from the SRFF circuit 6 is
A waveform (g) obtained by inverting f) is output to the integrating circuit 7, but the input (b') and output waveform (#C) are synchronized.
積分回路７ではコンデンサと抵抗により充放電の時定数
ＩＯを決めている。この時定数の選択により積分回路７
に入力される波形（ｇ）の垂直同期期間の数をカウント
する時間が決められ、垂直同期信号をいくらカウントす
るかを自由に選ぶことができる。積分回路７の出力は比
較回路８への出力され垂直同期信号の検出が行われる。In the integrating circuit 7, a charging/discharging time constant IO is determined by a capacitor and a resistor. By selecting this time constant, the integration circuit 7
The time for counting the number of vertical synchronization periods of the waveform (g) inputted to is determined, and the number of vertical synchronization signals to be counted can be freely selected. The output of the integrating circuit 7 is sent to a comparator circuit 8 to detect a vertical synchronizing signal.
なお、水平同期信号についても、同様な考え方で同期信
号の検出が行われる。Note that the horizontal synchronization signal is also detected using the same concept.
（発明の効果）
本発明は上記実施例から明らかなように、同期信号検出
回路においてノイズパルスによる誤動作がなくなり、積
分時間を自由に選定することにより、安定した同期信号
検出を行うことができるという効果を有する。(Effects of the Invention) As is clear from the above embodiments, the present invention eliminates malfunctions caused by noise pulses in the synchronization signal detection circuit, and allows stable synchronization signal detection by freely selecting the integration time. have an effect.
第１図は本発明の一実施例における同期信号検出回路の
ブロック図、第２図は本発明の一実施例における同期信
号検出回路の動作波形図、第３図は本発明の一実施例に
おけるＳＲＦＦ回路の動作波形図、第４図は従来の同期
信号検出回路のブロック図、第５図は従来の同期信号検
出回路の動作波形図、第６図は従来の同期信号検出回路
の位相非同期状態の動作波形図である。
１．３０・・・同期信号分離回路、 ２・・・垂直同期
信号分離回路、 ３・・・充放電切り替え回路、４・・
・ローレベル検出回路、５・・・ハイレベル検出回路、
６・・・ＳＲＦＦ回路、 ７・・・積分回路、 ８，
３４・・・比較回路、９．３５・・・コンデンサ、１０
・・・時定数、１１．３６・・・端子、３１・・・位相
比較回路、３２・・・ＬＰＦ、３３・・・水平発振回路
。
０
、Ｏ
１コ
、Ω
Φ
Ｘ
−）
！
イ）FIG. 1 is a block diagram of a synchronization signal detection circuit according to an embodiment of the present invention, FIG. 2 is an operation waveform diagram of a synchronization signal detection circuit according to an embodiment of the present invention, and FIG. 3 is a block diagram of a synchronization signal detection circuit according to an embodiment of the present invention. An operating waveform diagram of the SRFF circuit, Fig. 4 is a block diagram of a conventional synchronous signal detection circuit, Fig. 5 is an operating waveform diagram of a conventional synchronous signal detection circuit, and Fig. 6 shows a phase asynchronous state of the conventional synchronous signal detection circuit. FIG. 1.30... Synchronization signal separation circuit, 2... Vertical synchronization signal separation circuit, 3... Charge/discharge switching circuit, 4...
・Low level detection circuit, 5... High level detection circuit,
6...SRFF circuit, 7...Integrator circuit, 8,
34...Comparison circuit, 9.35...Capacitor, 10
...Time constant, 11.36...Terminal, 31...Phase comparison circuit, 32...LPF, 33...Horizontal oscillation circuit. 0, O 1ko, Ω Φ X −)! stomach)
Claims (1)
期信号分離回路の出力が垂直同期信号分離回路に接続さ
れ、前記垂直同期信号分離回路の出力は充放電切り替え
回路とセット・リセット・フリップ・フロップ（ＳＲＦ
Ｆ）回路に接続され、前記放電切り替え回路の出力はハ
イレベル検出回路とローレベル検出回路に接続され、前
記ハイレベル検出回路の出力は前記充放電切り替え回路
に接続され、前記ローレベル検出回路の出力は前記充放
電切り替え回路及び前記ＳＲＦＦ回路に接続され、前記
ＳＲＦＦ回路の出力は積分回路に接続され、前記積分回
路の出力は比較回路に接続されたことを特徴とする同期
信号検出回路。A television signal is input to a sync signal separation circuit, the output of the sync signal separation circuit is connected to a vertical sync signal separation circuit, and the output of the vertical sync signal separation circuit is connected to a charge/discharge switching circuit and a set/reset flip-flop. (SRF
F) the output of the discharge switching circuit is connected to a high level detection circuit and the low level detection circuit, the output of the high level detection circuit is connected to the charge/discharge switching circuit, and the output of the discharge switching circuit is connected to the charge/discharge switching circuit; A synchronizing signal detection circuit characterized in that an output is connected to the charge/discharge switching circuit and the SRFF circuit, an output of the SRFF circuit is connected to an integrating circuit, and an output of the integrating circuit is connected to a comparator circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26918889A JPH03132261A (en) | 1989-10-18 | 1989-10-18 | Synchronizing signal detection circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP26918889A JPH03132261A (en) | 1989-10-18 | 1989-10-18 | Synchronizing signal detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132261A true JPH03132261A (en) | 1991-06-05 |
Family
ID=17468907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26918889A Pending JPH03132261A (en) | 1989-10-18 | 1989-10-18 | Synchronizing signal detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132261A (en) |
-
1989
- 1989-10-18 JP JP26918889A patent/JPH03132261A/en active Pending
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