JPH06222729A - Sawtooth wave generation circuit - Google Patents
Sawtooth wave generation circuitInfo
- Publication number
- JPH06222729A JPH06222729A JP1187293A JP1187293A JPH06222729A JP H06222729 A JPH06222729 A JP H06222729A JP 1187293 A JP1187293 A JP 1187293A JP 1187293 A JP1187293 A JP 1187293A JP H06222729 A JPH06222729 A JP H06222729A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- capacitor
- voltage
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＲＴ偏向用波形発生
回路に関する。より詳しくは垂直偏向波形を発生する回
路の半導体集積化技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CRT deflection waveform generation circuit. More specifically, it relates to a semiconductor integration technology of a circuit that generates a vertical deflection waveform.
【０００２】[0002]
【従来の技術】テレビ等の垂直偏向用ののこぎり波発生
回路は、例えば、日本放送協会編「ＮＨＫテレビ技術教
科書（上）」、Ｐ２１０，（１９８９）に見られるよう
に、キャパシタを定電流源で充電する方法が一般的であ
る。この回路方式では、垂直偏向周波数が変化した場合
にも一定振幅ののこぎり波を得るためには、まず垂直同
期信号をＣＲのフィルタを通し、垂直偏向周波数に比例
した直流電圧を得、次にこの直流電圧に比例した電流値
を前記定電流源の電流値とすれば良い。2. Description of the Related Art A sawtooth wave generation circuit for vertical deflection of a television or the like uses a capacitor as a constant current source as seen in, for example, "NHK Television Technology Textbook (above)", P210, (1989) edited by the Japan Broadcasting Corporation. The method of charging with is common. In this circuit system, in order to obtain a sawtooth wave with a constant amplitude even when the vertical deflection frequency changes, the vertical synchronizing signal is first passed through a CR filter to obtain a DC voltage proportional to the vertical deflection frequency, and then this A current value proportional to the DC voltage may be used as the current value of the constant current source.
【０００３】しかし、垂直偏向周波数は一般的に５０Ｈ
ｚ〜１２０Ｈｚと低く、また前記のＣＲのフィルタの時
定数は該垂直偏向周波数よりも十分低くする必要がある
ため、キャパシタの容量値としては０．０１μＦ〜１μ
Ｆ程度と大きな容量値を必要とし、集積回路内に内蔵す
ることは不可能だった。However, the vertical deflection frequency is generally 50H.
It is as low as z to 120 Hz, and the time constant of the CR filter needs to be sufficiently lower than the vertical deflection frequency. Therefore, the capacitance value of the capacitor is 0.01 μF to 1 μm.
It requires a large capacitance value of about F, and it was impossible to embed it in an integrated circuit.
【０００４】[0004]
【発明が解決しようとする課題】本発明は、集積回路内
で作成可能なキャパシタを用いて、周期の変わる入力に
同期するのこぎり波の発生回路を実現することを目的と
する。SUMMARY OF THE INVENTION It is an object of the present invention to realize a sawtooth wave generating circuit which is synchronized with an input whose period is changed by using a capacitor which can be formed in an integrated circuit.
【０００５】[0005]
【課題を解決するための手段】本発明では、上記目的を
達成するために、下記の手段を採用した。同期はずれの
検出にのこぎり波発生回路が出力するのこぎり波の電圧
値を用いている。のこぎり波の電圧値は時間の経過と共
に直線的に変化するので、同期入力が入っている時点で
の、のこぎり波の電圧値を、のこぎり波のピーク電圧か
ら減ずることで、同期はずれの度合いに比例した電圧値
を得る。この電圧値を積分した電圧値で電圧制御発振器
を制御して同期をとる。In order to achieve the above object, the present invention employs the following means. The voltage value of the sawtooth wave output by the sawtooth wave generation circuit is used to detect the loss of synchronization. The voltage value of the sawtooth wave changes linearly with the passage of time, so the sawtooth wave voltage value at the time when the synchronization input is applied is reduced from the peak voltage of the sawtooth wave, and is proportional to the degree of synchronization loss. The voltage value obtained is obtained. The voltage controlled oscillator is controlled by the voltage value obtained by integrating this voltage value to achieve synchronization.
【０００６】[0006]
【作用】本発明によれば、１つのキャパシタはのこぎり
波の電圧値に充電される。もう１つのキャパシタは基準
電圧に充電される。次に、減算回路でこの２つのキャパ
シタに蓄積されている電荷量を減算する。２つのキャパ
シタに蓄積されている電荷量が等しければ減算回路の出
力は０となり、電圧制御発振器の出力は変化しない。２
つのキャパシタに蓄積されている電荷量が異なる場合に
は、電圧制御発振器の出力周波数が、入力の周波数に近
づくように変化する。したがって、同期するかしないか
の特性は２つのキャパシタの相対的な比でのみ決めるこ
とができ、容量値として大きな値を必要とはしない。According to the present invention, one capacitor is charged to the voltage value of the sawtooth wave. The other capacitor is charged to the reference voltage. Next, the subtraction circuit subtracts the charge amount accumulated in these two capacitors. If the amounts of charge accumulated in the two capacitors are equal, the output of the subtraction circuit becomes 0, and the output of the voltage controlled oscillator does not change. Two
When the amounts of charges stored in the two capacitors are different, the output frequency of the voltage controlled oscillator changes so as to approach the input frequency. Therefore, the characteristic of synchronization or non-synchronization can be determined only by the relative ratio of the two capacitors, and a large capacitance value is not required.
【０００７】[0007]
【実施例】本発明の実施例を図１、図２、図３を用いて
説明する。図１において、同期パルスは入力端子に入力
される。該入力端子は、カウンタ２のリセット端子、Ｓ
Ｗ制御回路３のＣ入力端子、スイッチ９の制御端子、ス
イッチ１６の制御端子、電圧制御発振器（以下ＶＣＯ）
１７のリセット端子に接続する。カウンタ２の出力はＭ
ＳＢの１本を除き、ＤＡ変換器に入力される。カウンタ
２のＭＳＢ出力はＳＷ制御回路３のＡ入力端子へ接続さ
れ、カウンタ２のＭＳＢから１つＬＳＢよりの出力は同
時にＳＷ制御回路３のＢ入力端子に接続される。ＤＡ変
換器１の出力は１つは出力端子、残る１つはスイッチ１
０、スイッチ１２、スイッチ１４の一端に共通に接続さ
れる。スイッチ１０の他端は、スイッチ９の一端と、キ
ャパシタ６の一端に共通に接続され、スイッチ１２の他
端は、キャパシタ５の一端とスイッチ１３の一端に共通
に接続され、スイッチ１４の他端は、キャパシタ４の一
端とスイッチ１５の一端に共通に接続される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described with reference to FIGS. In FIG. 1, the sync pulse is input to the input terminal. The input terminal is a reset terminal of the counter 2, S
C input terminal of W control circuit 3, control terminal of switch 9, control terminal of switch 16, voltage controlled oscillator (hereinafter VCO)
Connect to the reset terminal of 17. The output of counter 2 is M
Except for one SB, it is input to the DA converter. The MSB output of the counter 2 is connected to the A input terminal of the SW control circuit 3, and the output from the MSB of the counter 2 and one LSB is simultaneously connected to the B input terminal of the SW control circuit 3. The DA converter 1 has one output terminal and the other one is a switch 1.
0, switch 12, and switch 14 are commonly connected to one end. The other end of the switch 10 is commonly connected to one end of the switch 9 and one end of the capacitor 6, the other end of the switch 12 is commonly connected to one end of the capacitor 5 and one end of the switch 13, and the other end of the switch 14. Are commonly connected to one end of the capacitor 4 and one end of the switch 15.
【０００８】キャパシタ６の他端は、スイッチ１６の一
端と、スイッチ１１の一端と、スイッチ１３の他端と、
スイッチ１５の他端とに共通に接続される。キャパシタ
５の他端と、キャパシタ４の他端と、スイッチ９の他端
と、スイッチ１１の他端は各々グランド電位へ接続され
る。スイッチ１６の他端は、オペアンプ８の反転入力端
子とキャパシタ７の一端に共通に入力される。キャパシ
タ７の他端はオペアンプ８の出力端子と、前記ＶＣＯ１
７の入力に共通に接続される。オペアンプ８の非反転入
力端子は、グランド電位に接続される。電圧制御発振器
１７の出力は、カウンタ２のクロック入力端子と、ＳＷ
制御回路３のＤ入力端子へ共通に接続される。The other end of the capacitor 6 is connected to one end of the switch 16, one end of the switch 11, and the other end of the switch 13.
It is commonly connected to the other end of the switch 15. The other end of the capacitor 5, the other end of the capacitor 4, the other end of the switch 9, and the other end of the switch 11 are respectively connected to the ground potential. The other end of the switch 16 is commonly input to the inverting input terminal of the operational amplifier 8 and one end of the capacitor 7. The other end of the capacitor 7 is connected to the output terminal of the operational amplifier 8 and the VCO1.
7 inputs are commonly connected. The non-inverting input terminal of the operational amplifier 8 is connected to the ground potential. The output of the voltage controlled oscillator 17 is the clock input terminal of the counter 2 and SW.
It is commonly connected to the D input terminal of the control circuit 3.
【０００９】ＳＷ制御回路３の出力ＣＬＫ１は、スイッ
チ１０及びスイッチ１１の制御端子に共通に接続され
る。ＳＷ制御回路３の出力ＣＬＫ２、ＣＬＫ２Ｍ、ＣＬ
Ｋ３、ＣＬＫ３Ｍは各々、スイッチ１２、スイッチ１
３、スイッチ１４、スイッチ１５の制御端子に接続され
る。The output CLK1 of the SW control circuit 3 is commonly connected to the control terminals of the switch 10 and the switch 11. Outputs of SW control circuit 3 CLK2, CLK2M, CL
K3 and CLK3M are the switch 12 and the switch 1, respectively.
3, the switches 14 and 15 are connected to the control terminals.
【００１０】図２は、図１の回路の動作タイミング及び
入出力波形を示している。図２の左半分で、点線で示し
た部分は同期パルスの周波数に対してＶＣＯの発振周波
数の方が高い場合、実線で示した部分は同期パルスの周
波数に対してＶＣＯの発振周波数の方が低い場合を示
す。また図２の右半分は、同期パルスの周波数に対して
ＶＣＯの発振周波数が一致した場合を示す。FIG. 2 shows operation timings and input / output waveforms of the circuit of FIG. In the left half of FIG. 2, when the VCO oscillation frequency is higher than the sync pulse frequency in the part indicated by the dotted line, the VCO oscillation frequency is higher in the part indicated by the solid line than the sync pulse frequency. It indicates a low case. The right half of FIG. 2 shows a case where the oscillation frequency of the VCO matches the frequency of the sync pulse.
【００１１】以下、回路動作を時間経過と共に説明す
る。まず同期パルスの周波数に対してＶＣＯの発振周波
数の方が高い場合について説明する。入力の同期パルス
がＨからＬに変わると、ＣＬＫ１がＬからＨに変わりキ
ャパシタ６がＤＡ変換器１に接続される。同時にカウン
タ２のリセットが解除され、カウンタ２はＶＣＯ１７の
出力をカウントしはじめる。カウンタ２の出力は時間の
経過と共に上昇し、ＤＡ変換器１の出力も上昇する。カ
ウンタ２の出力のうちＭＳＢ−１の出力がＬからＨに変
化した時点でＣＬＫ１はＨからＬとなりキャパシタ６は
ＤＡ変換器１の出力から切り放される。この時キャパシ
タ６にはＶP ／２の電圧が保持される。同時にＣＬＫ２
がＬからＨとなり、キャパシタ５がＤＡ変換器１に接続
される。次にカウンタ２の出力のうちＭＳＢのみがＨ、
その他がＬになる時点では、ＤＡ変換器１の出力は０と
なり、ＣＬＫ２がＨからＬに変化するのでキャパシタ５
にはＶP の電圧が保持される。同時にＣＬＫ３がＬから
Ｈに変化するため、キャパシタ４がＤＡ変換器１の出力
に接続される。The circuit operation will be described below with the passage of time. First, the case where the oscillation frequency of the VCO is higher than the frequency of the sync pulse will be described. When the input synchronizing pulse changes from H to L, CLK1 changes from L to H and the capacitor 6 is connected to the DA converter 1. At the same time, the reset of the counter 2 is released, and the counter 2 starts counting the output of the VCO 17. The output of the counter 2 rises with the passage of time, and the output of the DA converter 1 also rises. When the output of MSB-1 of the output of the counter 2 changes from L to H, CLK1 changes from H to L, and the capacitor 6 is disconnected from the output of the DA converter 1. At this time, the voltage of V P / 2 is held in the capacitor 6. CLK2 at the same time
Changes from L to H, and the capacitor 5 is connected to the DA converter 1. Next, only the MSB of the output of the counter 2 is H,
At the time when the others become L, the output of the DA converter 1 becomes 0 and CLK2 changes from H to L.
Holds a voltage of V P. At the same time, since CLK3 changes from L to H, the capacitor 4 is connected to the output of the DA converter 1.
【００１２】次に、入力の同期パルスがＬからＨに変わ
ると、ＣＬＫ３がＨからＬに変化し、現時点でののこぎ
り波の電圧値をＶA とすれば、キャパシタ４にＶA の電
圧が保持される。同時にＣＬＫ２ＭとＣＬＫ３ＭがＬか
らＨとなり、スイッチ１６も閉じるため、キャパシタ
４、５、６に保持されていた電荷がキャパシタ７に転送
される。キャパシタ４、５、６、７の容量をそれぞれＣ
4 、Ｃ5 、Ｃ6 、Ｃ7 とし、過去にキャパシタ７に保持
されていた電圧をＶK とすると、オペアンプ８の出力Ｖ
OPは、 ＶOP＝−（ＶA ・Ｃ4 ＋ＶP ・Ｃ5 −ＶP ・Ｃ6 ／２）Ｃ7 ＋ＶK …（１） ここで、Ｃ5 ：Ｃ6 ＝１：２に設定すれば、 ＶOP＝−Ｃ4 ・ＶA ／Ｃ7 ＋ＶK …（２） （２）式からオペアンプ８の出力ＶOPは、過去の電圧値
ＶK よりも減少する。ＶＣＯ１７の発振周波数はＶOPの
減少で低くなり、出力周波数が減少し入力周波数に近づ
く。以上述べた動作を繰り返し行うことで、ＶA は段々
０に近づき、ＶA＝０となった時点で入力と出力は同期
する。[0012] Next, the synchronization pulses of the input is changed to H from L, CLK3 changes from H L, and if the sawtooth voltage value at the present time and V A, the voltage of V A to the capacitor 4 Retained. At the same time, CLK2M and CLK3M change from L to H, and the switch 16 is also closed, so that the charges held in the capacitors 4, 5, and 6 are transferred to the capacitor 7. Capacitances of capacitors 4, 5, 6, and 7 are C
4 , C 5 , C 6 , and C 7, and the voltage previously held in the capacitor 7 is V K , the output V of the operational amplifier 8
The OP, V OP = - In (V A · C 4 + V P · C 5 -V P · C 6/2) C 7 + V K ... (1) where, C 5: C 6 = 1 : 2 set to them For example, V OP = −C 4 VA / C 7 + V K (2) From the equation (2), the output V OP of the operational amplifier 8 decreases from the past voltage value V K. The oscillation frequency of the VCO 17 decreases as V OP decreases, and the output frequency decreases and approaches the input frequency. By repeating the operation described above, V A gradually approaches 0, and when V A = 0, the input and output are synchronized.
【００１３】次に、同期パルスの周波数に対してＶＣＯ
の発振周波数の方が低い場合について説明する。入力の
同期パルスがＨからＬに変わると、ＣＬＫ１がＬからＨ
に変わりキャパシタ６がＤＡ変換器１に接続される。同
時にカウンタ２のリセットが解除され、カウンタ２はＶ
ＣＯ１７の出力をカウントしはじめる。カウンタ２の出
力は時間の経過と共に上昇し、ＤＡ変換器１の出力も上
昇する。カウンタ２の出力のうちＭＳＢ−１の出力がＬ
からＨに変化した時点でＣＬＫ１はＨからＬとなり、キ
ャパシタ６はＤＡ変換器１の出力から切り放される。こ
の時キャパシタ６にはＶP ／２の電圧が保持される。同
時にＣＬＫ２がＬからＨとなり、キャパシタ５がＤＡ変
換器１に接続される。次に入力の同期パルスがＬからＨ
に変わるとＣＬＫ２がＨからＬに変化し、現時点でのの
こぎり波の電圧値をＶB とすれば、キャパシタ５には
ＶB の電圧が保持される。同時にＣＬＫ２ＭがＬからＨ
となりスイッチ１６も閉じるため、キャパシタ４、５に
保持されていた電荷がキャパシタ７に転送される。キャ
パシタ４、５、７の容量をそれぞれＣ4 、Ｃ5 、Ｃ 6 、
Ｃ7 とし、過去にキャパシタ７に保持されていた電圧値
をＶK とすると、オペアンプ８の出力ＶOPは ＶOP＝−（ＶB ・Ｃ5 −ＶP ・Ｃ6 ／２）Ｃ7 ＋ＶK …（３） ここで、Ｃ5 ：Ｃ6 ＝１：２に設定すれば、 ＶOP＝−Ｃ5 ・（ＶP ・ＶB ）／Ｃ7 ＋ＶK …（４） （４）式からオペアンプ８の出力ＶOPは、ＶP ＞ＶB な
ので、過去の電圧値ＶKよりも増加する。ＶＣＯ１７の
発振周波数は、ＶOPの増加で高くなり、出力周波数が増
加し入力周波数に近づく。以上述べた周期を繰り返し行
うことで、ＶB は段々ＶP に近づき、ＶP ＝ＶB となっ
た時点で入力と出力は同期する。Next, with respect to the frequency of the sync pulse, the VCO
The case where the oscillation frequency is lower will be described. Input
CLK1 changes from L to H when the sync pulse changes from H to L
The capacitor 6 is connected to the DA converter 1. same
Sometimes the reset of the counter 2 is released and the counter 2 becomes V
Start counting the output of CO17. Out of counter 2
The force rises with the passage of time, and the output of the DA converter 1 also rises.
Rise. Of the outputs of the counter 2, the output of MSB-1 is L
CLK1 changes from H to L when it changes from H to H,
The capacitor 6 is cut off from the output of the DA converter 1. This
At the time ofPThe voltage of / 2 is held. same
Sometimes CLK2 changes from L to H and the capacitor 5 changes to DA.
It is connected to the converter 1. Next, the input sync pulse is from L to H
CLK2 changes from H to L when it changes to
The voltage value of the sawtooth wave is VBThen, in the capacitor 5,
VBVoltage is held. At the same time CLK2M is from L to H
Next, switch 16 is also closed, so capacitors 4 and 5
The held charge is transferred to the capacitor 7. Cat
The capacity of P4, C5, C7Four, CFive, C 6,
C7And the voltage value held in the capacitor 7 in the past
To VKThen, the output V of the operational amplifier 8OPIs VOP=-(VB・ CFive-VP・ C6/ 2) C7+ VK (3) where CFive: C6If you set = 1: 2, VOP= -CFive・ (VP・ VB) / C7+ VK (4) From the equation (4), the output V of the operational amplifier 8OPIs VP> VBNa
Therefore, the past voltage value VKMore than. Of VCO 17
Oscillation frequency is VOPThe higher the frequency, the higher the output frequency.
And approaches the input frequency. Repeat the above cycle
By doing, VBIs gradually VPApproaching VP= VBBecomes
Input and output are synchronized at the point of time.
【００１４】図３は、図１の回路の中のＳＷ制御回路３
の実施例である。ＳＷ制御回路３は前述したように、
Ａ，Ｂ，Ｃ，Ｄの４つの入力信号からＣＬＫ１，ＣＬＫ
２、ＣＬＫ２Ｍ、ＣＬＫ３、ＣＬＫ３Ｍの５つのスイッ
チ制御信号を発生する。ＣＬＫ１は、カウンタ２のＭＳ
Ｂ出力の反転と、カウンタ２のＭＳＢ−１出力の反転
と、入力の同期パルスの反転とのアンド出力である。し
たがって、ＤＡ変換器１の出力のこぎり波が０からＶP
／２になるまでの期間Ｈとなる。FIG. 3 shows the SW control circuit 3 in the circuit of FIG.
It is an example of. The SW control circuit 3 is, as described above,
CLK1, CLK from four input signals A, B, C, D
Two switch control signals of 2, CLK2M, CLK3, and CLK3M are generated. CLK1 is the MS of counter 2
The AND output is the inversion of the B output, the inversion of the MSB-1 output of the counter 2, and the inversion of the input synchronization pulse. Therefore, the sawtooth wave output from the DA converter 1 is from 0 to V P.
It becomes the period H until it becomes / 2.
【００１５】ＣＬＫ２は、カウンタ２のＭＳＢ出力の反
転と、カウンタ２のＭＳＢ−１出力とのアンド出力であ
る。したがって、ＤＡ変換器１の出力のこぎり波がＶP
／２より大きくなるとＨとなる。ＣＬＫ２Ｍは、ＣＬＫ
２がＨの時、スイッチ１２を通してキャパシタ５に充電
された電荷を、スイッチ１３を通してキャパシタ７に転
送するための制御信号である。したがって、Ｒ−Ｓフリ
ップフロップ２０をＣＬＫ２でセットし、その出力と入
力の同期パルスとのアンド出力となる。CLK2 is the AND output of the inversion of the MSB output of the counter 2 and the MSB-1 output of the counter 2. Therefore, the sawtooth wave output from the DA converter 1 is V P
It becomes H when it becomes larger than / 2. CLK2M is CLK
When 2 is H, it is a control signal for transferring the electric charge charged in the capacitor 5 through the switch 12 to the capacitor 7 through the switch 13. Therefore, the RS flip-flop 20 is set by CLK2, and the output of the RS flip-flop 20 and the input synchronizing pulse are ANDed.
【００１６】ＣＬＫ３はカウンタ出力のＭＳＢ出力と同
じで、入力一周期内に出力される。２波目ののこぎり波
がある期間Ｈになっている。ＣＬＫ３Ｍは、ＣＬＫ３が
Ｈの時、スイッチ１４を通してキャパシタ４に充電され
た電荷を、スイッチ１５を通してキャパシタ７に転送す
るための制御信号である。したがって、Ｒ−Ｓフリップ
フロップ１９をＣＬＫ３でセットし、その出力と入力信
号とのアンド出力となる。Ｒ−Ｓフリップフロップ１８
とアンドゲート２１は、前記Ｒ−Ｓフリップフロップ１
９、２０をリセットするために設けた。CLK3 is the same as the MSB output of the counter output, and is output within one input cycle. It is H during the second sawtooth wave. CLK3M is a control signal for transferring the electric charge charged in the capacitor 4 through the switch 14 to the capacitor 7 through the switch 15 when CLK3 is H. Therefore, the RS flip-flop 19 is set by CLK3, and its output and the input signal are ANDed. RS flip-flop 18
And AND gate 21 are connected to the RS flip-flop 1
It was provided to reset 9, 20.
【００１７】ＶＣＯ１７の出力周波数は、カウンタのビ
ット数をＮとすれば、入力周波数の２N-1 倍となる。こ
のときＤＡ変換器１のビット数はＮ−１ｂｉｔとなる。
図４の回路は本発明ののこぎり波発生回路における減算
回路のもう一つの実施例である。図５は、図４の回路の
動作タイミングを示している。図４は、図１の回路のホ
ールド回路３２にキャパシタ２９、スイッチ３０、３
１、スイッチ制御信号ＣＬＫ４、ＣＬＫ４Ｍを追加した
部分を示している。ホールド回路３２以外は、図１の回
路と同一のものを使用する。スイッチ制御信号ＣＬＫ
４、ＣＬＫ４Ｍの発生回路は、図３の回路から容易に類
推できる。The output frequency of the VCO 17 is 2 N-1 times the input frequency, where N is the number of bits of the counter. At this time, the number of bits of the DA converter 1 is N-1 bit.
The circuit of FIG. 4 is another embodiment of the subtraction circuit in the sawtooth wave generation circuit of the present invention. FIG. 5 shows the operation timing of the circuit of FIG. FIG. 4 shows that the hold circuit 32 of the circuit of FIG.
1, the switch control signals CLK4 and CLK4M are added. Except for the hold circuit 32, the same circuit as that of FIG. 1 is used. Switch control signal CLK
4, the CLK4M generation circuit can be easily inferred from the circuit of FIG.
【００１８】追加したキャパシタ２９は、入力の１周期
にのこぎり波が３波以上存在している場合の同期速度を
早めるために追加されている。以下動作を図４及び図５
を用いて説明する。入力１周期内にのこぎり波が３波以
上存在している場合において、キャパシタ２９、スイッ
チ３０、３１、スイッチ制御信号ＣＬＫ４、ＣＬＫ４Ｍ
がなければ、ＶＣＯ１７の入力電圧は（数２）式で示し
た分減少する。３波以上存在している場合にはＶA ＝Ｖ
P であるから減少分は（数２）式より、 ΔＶOP＝−Ｃ4 ・ＶP ／Ｃ7 …（５） （５）式で示される値は、入力１周期内にのこぎり波が
３波以上の何波でも同じ値になる。即ち、入力周波数と
出力周波数が大きく離れても、ＶＣＯの周波数変化幅は
同一である。同期する速度を早めるために、入力周波数
と出力周波数が大きく離れている場合には、（５）式で
表わされる減少分を離れた度合いに比例して大きくする
ようにすれば良い。The added capacitor 29 is added in order to speed up the synchronization speed when there are three or more sawtooth waves in one cycle of the input. The following operation is shown in FIG. 4 and FIG.
Will be explained. When there are three or more sawtooth waves within one input cycle, the capacitor 29, the switches 30 and 31, the switch control signals CLK4 and CLK4M
If there is not, the input voltage of the VCO 17 is reduced by the amount shown in the equation (2). When there are three or more waves, V A = V
Since it is P , the amount of decrease is ΔV OP = −C 4 · V P / C 7 (5) The value expressed by the equation (5) is 3 sawtooth waves within one input cycle. The same value will be obtained for any of the above waves. That is, even if the input frequency and the output frequency are greatly separated, the frequency change width of the VCO is the same. In order to increase the speed of synchronization, when the input frequency and the output frequency are greatly separated, the decrease represented by the equation (5) may be increased in proportion to the degree of separation.
【００１９】キャパシタ２９、スイッチ３０、３１、ス
イッチ制御信号ＣＬＫ４、ＣＬＫ４Ｍは、この目的のた
めに追加されている。ＣＬＫ４は出力ののこぎり波の３
波目の立上りでＨｉｇｈとなり、スイッチ３１をＯＮす
る。出力のこぎり波の３波目が立下ると同時にスイッチ
３１はＯＦＦし、キャパシタ２９に出力ののこぎり波の
３波目の波高値ＶC が保持される。次の入力の立上りで
ＣＬＫ４ＭがＨｉｇｈとなり、スイッチ３０がＯＮし
て、キャパシタ２９に保持していた電荷がキャパシタ７
に転送される。したがって、ＶＣＯ１７の入力電圧の減
少分は、キャパシタ２９の容量値をＣ29とすると、 ΔＶOP＝−Ｃ4 ・ＶP ／Ｃ7 −Ｃ29・ＶC ／Ｃ7 …（６） （６）式と（５）式を比べると、ＶC ×Ｃ29／Ｃ7 だけ
減少の度合いが大きくなっている。即ち、入力周波数と
出力周波数の離れた度合いに比例して減少分を大きくす
ることができる。Capacitor 29, switches 30, 31 and switch control signals CLK4, CLK4M are added for this purpose. CLK4 is the output sawtooth wave 3
It becomes High at the rising edge of the wave and turns on the switch 31. At the same time when the third output sawtooth wave falls, the switch 31 is turned off, and the peak value V C of the third output sawtooth wave is held in the capacitor 29. CLK4M becomes High at the next rising edge of the input, the switch 30 is turned on, and the charge held in the capacitor 29 is transferred to the capacitor 7
Transferred to. Therefore, decrease in the input voltage of the VCO17, when the capacitance value of the capacitor 29 and C 29, ΔV OP = -C 4 · V P / C 7 -C 29 · V C / C 7 ... (6) (6) Comparing the equation with the equation (5), the degree of decrease is increased by V C × C 29 / C 7 . That is, the amount of decrease can be increased in proportion to the distance between the input frequency and the output frequency.
【００２０】図５の点線は、キャパシタ２９を追加する
前のＶＣＯ１７の入力電圧の変化を示し、実線がキャパ
シタ２９を追加した後のＶＣＯ１７の入力電圧の変化を
示す。キャパシタ２９を追加したことにより、ＶＣＯ１
７の減少分は大きくなっている。The dotted line in FIG. 5 shows the change in the input voltage of the VCO 17 before adding the capacitor 29, and the solid line shows the change in the input voltage of the VCO 17 after adding the capacitor 29. By adding the capacitor 29, VCO1
The decrease of 7 is large.
【００２１】図４の回路では、出力ののこぎり波の３波
目のピーク値を保持する目的でキャパシタ２９、スイッ
チ３０、３１、スイッチ制御信号ＣＬＫ４、ＣＬＫ４Ｍ
を追加した。更に、入力周波数が出力周波数より低く、
出力ののこぎり波が入力の１周期内に４波以上出る場合
に、同様に増加したのこぎり波に対応して、キャパシ
タ、スイッチ、スイッチ制御信号を追加すると、特性の
改善がはかれる。In the circuit of FIG. 4, the capacitor 29, the switches 30 and 31, the switch control signals CLK4 and CLK4M are used for the purpose of holding the peak value of the third sawtooth wave of the output.
Was added. Furthermore, the input frequency is lower than the output frequency,
When there are four or more output sawtooth waves in one cycle of the input, the characteristics can be improved by adding capacitors, switches, and switch control signals in response to the sawtooth wave that is similarly increased.
【００２２】[0022]
【発明の効果】本発明によれば、（２）式、（４）式に
示したように回路の特性をキャパシタの比で決定でき、
キャパシタの絶対値には依存しない回路を提供できる。
したがって、絶対値の小さなキャパシタで回路を構成で
きるため、集積回路中に使用するのに適する。According to the present invention, the characteristics of the circuit can be determined by the ratio of the capacitors as shown in the equations (2) and (4),
It is possible to provide a circuit that does not depend on the absolute value of the capacitor.
Therefore, since the circuit can be configured with a capacitor having a small absolute value, it is suitable for use in an integrated circuit.
【図１】本発明の実施例の回路図を示す。FIG. 1 shows a circuit diagram of an embodiment of the present invention.
【図２】本発明の実施例の動作タイミングを示す。FIG. 2 shows the operation timing of the embodiment of the present invention.
【図３】本発明の実施例（図１）中のＳＷ制御回路の内
容を示す。FIG. 3 shows the contents of a SW control circuit in the embodiment of the present invention (FIG. 1).
【図４】本発明のもう一つの実施例の回路図を示す。FIG. 4 shows a circuit diagram of another embodiment of the present invention.
【図５】本発明のもう一つの実施例の動作タイミングを
示す。FIG. 5 shows an operation timing of another embodiment of the present invention.
１ ＤＡ変換器 ２ カウンタ ３ ＳＷ制御回路 ４〜７ キャパシタ ８ オペアンプ ９〜１６ スイッチ １７ 電圧制御発振器（ＶＣＯ） １８〜２０ セット・リセット付フリップフロップ ２２〜２５ アンドゲート ２６〜２８ インバータ ２９ キャパシタ ３０、３１ スイッチ ３２ ホールド回路 1 DA Converter 2 Counter 3 SW Control Circuit 4 to 7 Capacitor 8 Operational Amplifier 9 to 16 Switch 17 Voltage Controlled Oscillator (VCO) 18 to 20 Flip-Flop with Set / Reset 22 to 25 AND Gate 26 to 28 Inverter 29 Capacitors 30 and 31 Switch 32 hold circuit
Claims (1)
電圧制御発振器と、前記電圧制御発振器の出力を計数す
るカウンタと、前記カウンタの出力をアナログ信号に変
換するＤＡ変換器と、前記ＤＡ変換器の出力を入力する
減算回路と、前記減算回路の出力を積分し、積分した出
力信号を前記電圧制御発振器の前記制御電圧とする積分
回路からなり、前記減算回路が、基準電圧値に充電され
る第一のキャパシタと、前記ＤＡ変換器の出力電圧値に
充電される複数個のキャパシタからなり、前記第一のキ
ャパシタの電荷量から、前記複数個のキャパシタの電荷
量を減算する機能をもつことを特徴とするのこぎり波発
生回路。1. A voltage-controlled oscillator capable of controlling an oscillation frequency by a control voltage, a counter for counting the output of the voltage-controlled oscillator, a DA converter for converting the output of the counter into an analog signal, and a DA converter for the DA converter. A subtraction circuit that inputs an output, and an integration circuit that integrates the output of the subtraction circuit and uses the integrated output signal as the control voltage of the voltage controlled oscillator, wherein the subtraction circuit is charged to a reference voltage value. One capacitor and a plurality of capacitors charged to the output voltage value of the DA converter, and having a function of subtracting the charge amount of the plurality of capacitors from the charge amount of the first capacitor. A characteristic sawtooth wave generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187293A JPH06222729A (en) | 1993-01-27 | 1993-01-27 | Sawtooth wave generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187293A JPH06222729A (en) | 1993-01-27 | 1993-01-27 | Sawtooth wave generation circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000291061A Division JP3519354B2 (en) | 2000-09-25 | 2000-09-25 | Saw wave generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06222729A true JPH06222729A (en) | 1994-08-12 |
Family
ID=11789823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187293A Pending JPH06222729A (en) | 1993-01-27 | 1993-01-27 | Sawtooth wave generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06222729A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760623A (en) * | 1995-10-13 | 1998-06-02 | Texas Instruments Incorporated | Ramp voltage generator for differential switching amplifiers |
-
1993
- 1993-01-27 JP JP1187293A patent/JPH06222729A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760623A (en) * | 1995-10-13 | 1998-06-02 | Texas Instruments Incorporated | Ramp voltage generator for differential switching amplifiers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR840003558A (en) | Delta sigma modulator performed with switching capacitor | |
| US4703310A (en) | Digital/analog converter with capacitor-free elimination of a.c. components | |
| US5451893A (en) | Programmable duty cycle converter | |
| JP3701091B2 (en) | Switched capacitor | |
| KR970067266A (en) | Phase error signal generator | |
| JP2843320B2 (en) | Frequency doubler circuit | |
| JP2008507221A (en) | Sigma delta modulator | |
| CA2075127A1 (en) | Integrated circuit sampled-and-hold phase detector with integrated current setting resistor | |
| US4197508A (en) | Period-to-voltage converting device | |
| JPH06222729A (en) | Sawtooth wave generation circuit | |
| JP3519354B2 (en) | Saw wave generation circuit | |
| JPS60501085A (en) | Circuit for achieving improved slew rate in operational amplifiers | |
| US6124743A (en) | Reference voltage generation circuit for comparator | |
| JPS5829891B2 (en) | A/D conversion circuit | |
| US20010043096A1 (en) | Integrated generator of a slow voltage ramp | |
| JPS59230324A (en) | Control process for analog/digital conversion | |
| JP2585554B2 (en) | Power supply | |
| JP3144154B2 (en) | Sample hold circuit | |
| JPH02119314A (en) | Zero cross voltage detector | |
| JP2956983B2 (en) | Vertical sync signal separation circuit | |
| JPH07105953B2 (en) | Burst gate pulse forming circuit | |
| JPH0114729B2 (en) | ||
| JP2651240B2 (en) | A / D converter | |
| SU1278896A1 (en) | Quadratic voltage-to-frequency converter | |
| JPS58181315A (en) | Staircase wave generating circuit |