JPH03125488A - 半導体発光素子およびその製造方法 - Google Patents
半導体発光素子およびその製造方法Info
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- JPH03125488A JPH03125488A JP1262919A JP26291989A JPH03125488A JP H03125488 A JPH03125488 A JP H03125488A JP 1262919 A JP1262919 A JP 1262919A JP 26291989 A JP26291989 A JP 26291989A JP H03125488 A JPH03125488 A JP H03125488A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、長距離光通信および光計測器用の内部電流
狭窄型の半導体発光素子およびその製造方法に関するも
のである。
狭窄型の半導体発光素子およびその製造方法に関するも
のである。
（従来の技術）
従来、この種の半導体発光素子としては、アプライド・
フィジックス・レクーズ（ｌｌｐｐｌｉｅｄＰｈｙｓｉ
ｃｓ Ｌｅｔｔｅｒｓ）■Ｃ３） （１９８４−８−
１） Ｐ２Ｓ５〜Ｐ２８３に開示されるものがある。そ
れを第３図に示して説明すると、この素子は、Ｎ型、Ｐ
型電流ブロック層１ａ。■ｂからなるＮ−Ｐ逆バイアス
を用いた内部電流狭窄層と、ホトリソ・エツチングによ
り形成された■溝２内に形成した発光層（活性層）３を
有するものであり、発光効率の高効率化のために、光を
発生ずる活性層３を、それより屈折率が小さくエネルギ
ーギャップの大きなクラッド層４ａ、４ｂで挟み込んだ
ダブルへテロ構造を有するものであった。
フィジックス・レクーズ（ｌｌｐｐｌｉｅｄＰｈｙｓｉ
ｃｓ Ｌｅｔｔｅｒｓ）■Ｃ３） （１９８４−８−
１） Ｐ２Ｓ５〜Ｐ２８３に開示されるものがある。そ
れを第３図に示して説明すると、この素子は、Ｎ型、Ｐ
型電流ブロック層１ａ。■ｂからなるＮ−Ｐ逆バイアス
を用いた内部電流狭窄層と、ホトリソ・エツチングによ
り形成された■溝２内に形成した発光層（活性層）３を
有するものであり、発光効率の高効率化のために、光を
発生ずる活性層３を、それより屈折率が小さくエネルギ
ーギャップの大きなクラッド層４ａ、４ｂで挟み込んだ
ダブルへテロ構造を有するものであった。
（発明が解決しようとする課題）
しかしながら、上記のような従来の素子では次のよ・う
な問題点があった。上記従来の素子では、まず電流狭窄
用の電流ブロック層１ａ、１ｂを結晶成長した後、電流
通路用のＶ溝２を形成する。
な問題点があった。上記従来の素子では、まず電流狭窄
用の電流ブロック層１ａ、１ｂを結晶成長した後、電流
通路用のＶ溝２を形成する。
このＶ溝２を形成するには、５ｉ０２などの誘電体膜を
マスクとしてホトリソ・エツチングを行う。このエツチ
ングには、塩酸もしくは臭素などを用いたウェットエツ
チング、塩素ガスなどを用いたドライエツチングがある
。しかし、ウェットエツチングの場合は、エツチング液
の温度の不安定性や半導体表面の状態により■溝２の形
状および寸法が不安定になり、そのため■溝２内に活性
層３を形成した場合、その形状および寸法の設計値に対
する再現性が悪くなり、歩留りの低下を招く。また、ド
ライエツチングの場合は、エツチング後の半導体表面お
よび■溝２内がエンチングガスと半導体による反応生成
物によって汚染されてしまい、２回目の結晶成長によっ
て形成される各結晶層の結晶性が悪くなるという問題点
があった。
マスクとしてホトリソ・エツチングを行う。このエツチ
ングには、塩酸もしくは臭素などを用いたウェットエツ
チング、塩素ガスなどを用いたドライエツチングがある
。しかし、ウェットエツチングの場合は、エツチング液
の温度の不安定性や半導体表面の状態により■溝２の形
状および寸法が不安定になり、そのため■溝２内に活性
層３を形成した場合、その形状および寸法の設計値に対
する再現性が悪くなり、歩留りの低下を招く。また、ド
ライエツチングの場合は、エツチング後の半導体表面お
よび■溝２内がエンチングガスと半導体による反応生成
物によって汚染されてしまい、２回目の結晶成長によっ
て形成される各結晶層の結晶性が悪くなるという問題点
があった。
この発明は、以上述べた、ウェットエツチングによる■
溝形状の再現性の悪さ、およびドライエツチングによる
汚染に起因する品質および歩留りの低下を除去し、高品
質の素子を歩留りよく得ることのできる半導体発光素子
およびその製造方法を提供することを目的とする。
溝形状の再現性の悪さ、およびドライエツチングによる
汚染に起因する品質および歩留りの低下を除去し、高品
質の素子を歩留りよく得ることのできる半導体発光素子
およびその製造方法を提供することを目的とする。
（課題を解決するための手段）
この発明は、半導体基板上にＮ−Ｐ逆バイアスを形成す
る電流ブロック層を有し、その一部を電流通路とした内
部電流狭窄型の半導体発光素子およびその製造方法にお
いて、半導体基板上に一導電型（第２導電型）の電流ブ
ロック層を形成し、その一部に反対導電型（第１導電型
）の不純物拡散層を電流通路として形成するものである
。
る電流ブロック層を有し、その一部を電流通路とした内
部電流狭窄型の半導体発光素子およびその製造方法にお
いて、半導体基板上に一導電型（第２導電型）の電流ブ
ロック層を形成し、その一部に反対導電型（第１導電型
）の不純物拡散層を電流通路として形成するものである
。
（作 用）
電流ブロック層は例えばＮ型として、例えば第１図に示
すようにＰ型半導体基板上に同Ｐ型のバッファ層を挟ん
で形成される。さらに電流ブロック層（Ｎ型）上には、
ダブルへテロ構造の最下層であるＰ型下部クラッド層が
重なる。すると、電流ブロック層（Ｎ型）と下部クラッ
ド層（Ｐ型）の界面はＮ−Ｐ逆バイアスになり、電流は
流れない。しかるに、電流ブロック層（Ｎ型）の一部に
反対導電型（ここではＰ型）の不純物拡散層を形成して
おけば、この部分においては、このＰ型不純物拡散層を
通してＰ型下部クラッド層とＰ型基板側が導通し、この
部分に集中して電流が流れることになる。ひいては、こ
の不純物拡散層部分に狭窄させてＰ型下部クラッド層上
の活性層に電流を流すことができる。そして、このよう
に不純物拡散層で電流通路を形成する方法によれば、ド
ライエツチングの場合のような汚染がないし、ウェット
エツチングの場合のような再現性の悪さもない （実施例） 以下この発明の一実施例を図面を参照して説明する。
すようにＰ型半導体基板上に同Ｐ型のバッファ層を挟ん
で形成される。さらに電流ブロック層（Ｎ型）上には、
ダブルへテロ構造の最下層であるＰ型下部クラッド層が
重なる。すると、電流ブロック層（Ｎ型）と下部クラッ
ド層（Ｐ型）の界面はＮ−Ｐ逆バイアスになり、電流は
流れない。しかるに、電流ブロック層（Ｎ型）の一部に
反対導電型（ここではＰ型）の不純物拡散層を形成して
おけば、この部分においては、このＰ型不純物拡散層を
通してＰ型下部クラッド層とＰ型基板側が導通し、この
部分に集中して電流が流れることになる。ひいては、こ
の不純物拡散層部分に狭窄させてＰ型下部クラッド層上
の活性層に電流を流すことができる。そして、このよう
に不純物拡散層で電流通路を形成する方法によれば、ド
ライエツチングの場合のような汚染がないし、ウェット
エツチングの場合のような再現性の悪さもない （実施例） 以下この発明の一実施例を図面を参照して説明する。
第１図はこの発明の半導体発光素子の一実施例を示す断
面図である。この図において、１１はキャリア濃度５
ＸＩＯ”ｃｍ−３のｐｉｎＰ基板であり、その表面にキ
ャリア濃度７ ＸＩＯ”ｃｍ−、厚さ３．０ｐｔａのｐ
−１ｎＰバッファ層１２が形成され、その上にキャリア
濃度４ Ｘ１０１７ｃｍ−、厚さ０．７ｐｍのｎ−ｒｎ
Ｐ電流ブロック層１３が形成される。このｎ−１ｎＰ電
流ブロック層１３には図示の横断面の中央部分の一部に
、横断面と直交方向にストライブ状にキャリア濃度７×
１０１７〜１×１０ＩＩｌＣＩ１１−３のＰ型不純物拡
散層１４が電流通路として形成される。そして、このＰ
型不純物拡散層１４を含むｎ−ＩｎＰ電流ブロック層１
３上の全面には、キャリア濃度４×１０１１０ｌ７ 、
厚さ２四のｐ−１ｎＰクラッド層１５、キャリア濃度７
ＸＩＯ”ｃｍ−、厚さ０ 、１ ｐｍのｐ−１ｎＧａ
ＡｓＰ活性層１６、キャリア濃度７ ＸＩＯ”ｃｍ−、
厚さ１．０μｍのｎ−１ｎＰクラッド層１７．キャリア
濃度Ｉ ＸＩＯＩＩｌｃｍ−、厚さ１．０ｐのｎ−Ｉｎ
ＧａＡｓＰ コンタクト層１８がこの順で形成され、ｎ
−ｒｎＧａＡｓＰコンタクト層１８上には層側８上１９
が形成される。
面図である。この図において、１１はキャリア濃度５
ＸＩＯ”ｃｍ−３のｐｉｎＰ基板であり、その表面にキ
ャリア濃度７ ＸＩＯ”ｃｍ−、厚さ３．０ｐｔａのｐ
−１ｎＰバッファ層１２が形成され、その上にキャリア
濃度４ Ｘ１０１７ｃｍ−、厚さ０．７ｐｍのｎ−ｒｎ
Ｐ電流ブロック層１３が形成される。このｎ−１ｎＰ電
流ブロック層１３には図示の横断面の中央部分の一部に
、横断面と直交方向にストライブ状にキャリア濃度７×
１０１７〜１×１０ＩＩｌＣＩ１１−３のＰ型不純物拡
散層１４が電流通路として形成される。そして、このＰ
型不純物拡散層１４を含むｎ−ＩｎＰ電流ブロック層１
３上の全面には、キャリア濃度４×１０１１０ｌ７ 、
厚さ２四のｐ−１ｎＰクラッド層１５、キャリア濃度７
ＸＩＯ”ｃｍ−、厚さ０ 、１ ｐｍのｐ−１ｎＧａ
ＡｓＰ活性層１６、キャリア濃度７ ＸＩＯ”ｃｍ−、
厚さ１．０μｍのｎ−１ｎＰクラッド層１７．キャリア
濃度Ｉ ＸＩＯＩＩｌｃｍ−、厚さ１．０ｐのｎ−Ｉｎ
ＧａＡｓＰ コンタクト層１８がこの順で形成され、ｎ
−ｒｎＧａＡｓＰコンタクト層１８上には層側８上１９
が形成される。
方、ｐ−１ｎｒ’基板１１の裏面にはＰ側電極２０が形
成される。なお、Ｐ型不純物拡散層１４は、次の製造方
法の説明から分るように、基板１１上にｐ−ＩｎＰクラ
ッド層１５まで積層した段階で、該ｐ４ｎＰクラッド層
１５を通しての不純物導入により形成されるから、ｐ−
１ｎＰ クラッド層１５中にも形成されているように図
では描かれている。
成される。なお、Ｐ型不純物拡散層１４は、次の製造方
法の説明から分るように、基板１１上にｐ−ＩｎＰクラ
ッド層１５まで積層した段階で、該ｐ４ｎＰクラッド層
１５を通しての不純物導入により形成されるから、ｐ−
１ｎＰ クラッド層１５中にも形成されているように図
では描かれている。
そして、この半導体発光素子においては、ｎ−１ｎＰ電
流ブロック層１３とｐ−ＩｎＰクラッド層１５の界面が
Ｎ−Ｐ逆バイアスとなり、電流が流れないが、Ｐ型不純
物拡散層１４を形成した部分においては、このＰ型不純
物拡散層１４を通してｐ−１ｎＰクラッド層１５とｐ−
１ｎＰ基板１１側が導通することになり、この部分に集
中して電流が流れる。ひいては、このＰ型不純物拡散層
１４を形成した部分に狭窄させてｐ−１ｎＧａＡｓＰ活
性層１６に電流が流れることになる。
流ブロック層１３とｐ−ＩｎＰクラッド層１５の界面が
Ｎ−Ｐ逆バイアスとなり、電流が流れないが、Ｐ型不純
物拡散層１４を形成した部分においては、このＰ型不純
物拡散層１４を通してｐ−１ｎＰクラッド層１５とｐ−
１ｎＰ基板１１側が導通することになり、この部分に集
中して電流が流れる。ひいては、このＰ型不純物拡散層
１４を形成した部分に狭窄させてｐ−１ｎＧａＡｓＰ活
性層１６に電流が流れることになる。
以上のような半導体発光素子は第２図（ａ）〜（ｆ）（
この発明の製造方法の一実施例）に示すようにして製造
される。
この発明の製造方法の一実施例）に示すようにして製造
される。
まず第２図（ａ）に示すように、キャリア濃度５×１０
”ｃｉｎ−、厚さ３５０ ｐｍのｐ−１ｎＰ基板１１を
用意する。
”ｃｉｎ−、厚さ３５０ ｐｍのｐ−１ｎＰ基板１１を
用意する。
そのｐ−ＩｎＰ基板１１上に１回目の液相成長法により
、第２図（ｂ）に示すように、キャリア濃度７×１０
” ｃｍ −、厚さ３．０μｍのｐ−１ｎＰ バッファ
層１２、キャリア濃度４ ＸＩＯ”ｃｍ−、厚さ０．７
．Ｂ＋ｍのｎ−１ｎＰ電流ブロック層１３．キャリア濃
度４Ｘ１０”ｃｍ厚さ２賜のｐ−１ｎＰクラッド層１５
をこの順で順次結晶成長させる。
、第２図（ｂ）に示すように、キャリア濃度７×１０
” ｃｍ −、厚さ３．０μｍのｐ−１ｎＰ バッファ
層１２、キャリア濃度４ ＸＩＯ”ｃｍ−、厚さ０．７
．Ｂ＋ｍのｎ−１ｎＰ電流ブロック層１３．キャリア濃
度４Ｘ１０”ｃｍ厚さ２賜のｐ−１ｎＰクラッド層１５
をこの順で順次結晶成長させる。
次に、ｐ−１ｎＰクラッド層１５上に第２図（Ｃ）に示
すように５ｉ０２． ＰＳＧなどの誘電体膜（マスク層
）３１を形成し、同図に示すようにホトリソ・エツチン
グで幅約１．５ｐｍのストライブ状に誘電体膜３１を除
去する。
すように５ｉ０２． ＰＳＧなどの誘電体膜（マスク層
）３１を形成し、同図に示すようにホトリソ・エツチン
グで幅約１．５ｐｍのストライブ状に誘電体膜３１を除
去する。
その後、その誘電体膜３１の除去部から熱拡散もしくは
イオン打込みなどの方法でｐ−１ｎＰクラッド層１５を
通してＰ型不純物をｎ４ｎＰ電流ブロック層１３に導入
することにより、このｎ−ＩｎＰ電流ブロック層１３の
一部に第２図（ｄ）に示すように、キャリア濃度７×１
０′７〜１×１０１８ｃｍ−３のＰ型不純物拡散層１４
を電流通路として形成する。その後、誘電体膜３１をす
べて除去する。
イオン打込みなどの方法でｐ−１ｎＰクラッド層１５を
通してＰ型不純物をｎ４ｎＰ電流ブロック層１３に導入
することにより、このｎ−ＩｎＰ電流ブロック層１３の
一部に第２図（ｄ）に示すように、キャリア濃度７×１
０′７〜１×１０１８ｃｍ−３のＰ型不純物拡散層１４
を電流通路として形成する。その後、誘電体膜３１をす
べて除去する。
その後、ｐ−１ｎＰクラッド層１５上の全面に２回目の
液相成長により、第２図（ｅ）に示すように、キャリア
濃度７ ＸＩＯ”、厚さ０．１μｍのｐ−ＩｎＧａＡｓ
Ｐ活性層１６、キャリア濃度７ ＸＩＯ”ｃｍ−、厚さ
１．０茸のｎ−ＩｎＰクラッド層１７．キャリア濃度Ｉ
ＸＩＯ”ｃｍ−、厚さ１．０唖のｎ−ＩｎＧａＡｓＰ
コンタクト層１８を順次形成する。
液相成長により、第２図（ｅ）に示すように、キャリア
濃度７ ＸＩＯ”、厚さ０．１μｍのｐ−ＩｎＧａＡｓ
Ｐ活性層１６、キャリア濃度７ ＸＩＯ”ｃｍ−、厚さ
１．０茸のｎ−ＩｎＰクラッド層１７．キャリア濃度Ｉ
ＸＩＯ”ｃｍ−、厚さ１．０唖のｎ−ＩｎＧａＡｓＰ
コンタクト層１８を順次形成する。
その後、素子全体の厚さが約１００μｍとなるようにｐ
−ＩｎＰ基板１１の裏面をエツチングもしくは研摩した
後、第２図（ｆ）に示すようにｐ−１ｎＰ基板１１の裏
面にＰ側電極２Ｑ 、１−１ｎＧａＡｓＰ コンタクト
層】８の表面にｎ側電極１９を形成する。以上で第１図
の半導体発光素子が完成する。
−ＩｎＰ基板１１の裏面をエツチングもしくは研摩した
後、第２図（ｆ）に示すようにｐ−１ｎＰ基板１１の裏
面にＰ側電極２Ｑ 、１−１ｎＧａＡｓＰ コンタクト
層】８の表面にｎ側電極１９を形成する。以上で第１図
の半導体発光素子が完成する。
なお、上記製造方法では、液相成長の関係で、ｐ−ｒｎ
Ｐクラッド層１５までを形成した状態で、該ｐ−ＩｎＰ
クラッド層１５を通してｎ−１ｎＰ電流ブロック層１
３に不純物注入を行い、Ｐ型不純物拡散層１４を形成し
たが、ｎ−ＩｎＰ電流ブロック層１３までを形成した時
点で、このｎ−１ｎＰ電流ブロック層１３に直接不純物
注入を行ってＰ型不純物拡散層１４を形成してもよい。
Ｐクラッド層１５までを形成した状態で、該ｐ−ＩｎＰ
クラッド層１５を通してｎ−１ｎＰ電流ブロック層１
３に不純物注入を行い、Ｐ型不純物拡散層１４を形成し
たが、ｎ−ＩｎＰ電流ブロック層１３までを形成した時
点で、このｎ−１ｎＰ電流ブロック層１３に直接不純物
注入を行ってＰ型不純物拡散層１４を形成してもよい。
（発明の効果）
以上詳細に説明したように、この発明によれば、電流ブ
ロック層に不純物拡散層で電流通路を形成したから、ド
ライエツチングでＶ溝を形成する場合のような汚染や、
ウェットエツチングで■溝を形成する場合のような再現
性の悪さを解決でき、寸法および形状の安定した、かつ
各層の結晶性の良好な高品質の半導体発光素子を歩留り
よく得ることができる。
ロック層に不純物拡散層で電流通路を形成したから、ド
ライエツチングでＶ溝を形成する場合のような汚染や、
ウェットエツチングで■溝を形成する場合のような再現
性の悪さを解決でき、寸法および形状の安定した、かつ
各層の結晶性の良好な高品質の半導体発光素子を歩留り
よく得ることができる。
第１図はこの発明の半導体発光素子の一実施例を示す断
面図、第２図はこの発明の半導体発光素子の製造方法の
一実施例を示す工程断面図、第３図は従来の半導体発光
素子を示す断面図である。 ］ ］１−ｐ−１ｎＰ基板１３−ｎｉｎＰ電流ブロック
層、１４・・・Ｐ型不純物拡散層、３１・・・誘電体膜
。 １１：Ｐ−１ｎＰ基板 ７７：ｎ−ｒｎＰクプ、、、ｌ’Ｐ Ｍ本売日月の素子
の一芙アと例 第 図 本肩ぢ司日１幕し都１タリ汰の−うＣ力士とイタ１）第
２図 ５５２− ＋４１日門良μ艷哩し力２にの一５乙ケＦイタ・１第２
図 窄ε來ｒ系子 第３ 図
面図、第２図はこの発明の半導体発光素子の製造方法の
一実施例を示す工程断面図、第３図は従来の半導体発光
素子を示す断面図である。 ］ ］１−ｐ−１ｎＰ基板１３−ｎｉｎＰ電流ブロック
層、１４・・・Ｐ型不純物拡散層、３１・・・誘電体膜
。 １１：Ｐ−１ｎＰ基板 ７７：ｎ−ｒｎＰクプ、、、ｌ’Ｐ Ｍ本売日月の素子
の一芙アと例 第 図 本肩ぢ司日１幕し都１タリ汰の−うＣ力士とイタ１）第
２図 ５５２− ＋４１日門良μ艷哩し力２にの一５乙ケＦイタ・１第２
図 窄ε來ｒ系子 第３ 図
Claims (2)
- （１）第１導電型の半導体基板上に第２導電型の電流ブ
ロック層が設けられ、 その上に第１導電型の下部クラッド層、活性層、第２導
電型の上部クラッド層が順次設けられ、前記電流ブロッ
ク層の一部には第１導電型の不純物拡散層が電流通路と
して形成された半導体発光素子。 - （２）第１導電型の半導体基板上に第２導電型の電流ブ
ロック層を形成する工程と、 その電流ブロック層上に第１導電型の下部クラッド層を
形成する工程と、 その下部クラッド層を通して、あるいは下部クラッド層
の形成前に直接、前記電流ブロック層の一部に第１導電
型の不純物を導入して電流通路としての第１導電型の不
純物拡散層を電流ブロック層の一部に形成する工程と、 前記下部クラッド層上に活性層、第２導電型の上部クラ
ッド層を順次形成する工程とを具備することを特徴とす
る半導体発光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1262919A JPH03125488A (ja) | 1989-10-11 | 1989-10-11 | 半導体発光素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1262919A JPH03125488A (ja) | 1989-10-11 | 1989-10-11 | 半導体発光素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03125488A true JPH03125488A (ja) | 1991-05-28 |
Family
ID=17382426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1262919A Pending JPH03125488A (ja) | 1989-10-11 | 1989-10-11 | 半導体発光素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03125488A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI464805B (zh) * | 2010-03-29 | 2014-12-11 | Tokyo Electron Ltd | 低介電常數介電質之整合方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61171185A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Ltd | 半導体レ−ザ装置 |
| JPS63287079A (ja) * | 1987-05-20 | 1988-11-24 | Oki Electric Ind Co Ltd | 半導体レ−ザの製造方法 |
| JPS6486581A (en) * | 1987-09-29 | 1989-03-31 | Oki Electric Ind Co Ltd | Semiconductor laser and its manufacture |
-
1989
- 1989-10-11 JP JP1262919A patent/JPH03125488A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61171185A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Ltd | 半導体レ−ザ装置 |
| JPS63287079A (ja) * | 1987-05-20 | 1988-11-24 | Oki Electric Ind Co Ltd | 半導体レ−ザの製造方法 |
| JPS6486581A (en) * | 1987-09-29 | 1989-03-31 | Oki Electric Ind Co Ltd | Semiconductor laser and its manufacture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI464805B (zh) * | 2010-03-29 | 2014-12-11 | Tokyo Electron Ltd | 低介電常數介電質之整合方法 |
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