JPH03125460A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03125460A JPH03125460A JP1263213A JP26321389A JPH03125460A JP H03125460 A JPH03125460 A JP H03125460A JP 1263213 A JP1263213 A JP 1263213A JP 26321389 A JP26321389 A JP 26321389A JP H03125460 A JPH03125460 A JP H03125460A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000463 material Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- 238000002955 isolation Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000002513 implantation Methods 0.000 abstract description 3
- 239000007943 implant Substances 0.000 abstract 1
- 238000005549 size reduction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（よ 溝を有する素子分離構造を備えた半導体装
置の製造方法に関するものである。
置の製造方法に関するものである。
従来の技術
Ｌ ＯＣＯＳ分離で対応できないような微細分離に 溝
埋め込み分離が適用され始めている。この溝埋め込み分
離方法（よ 素子分離領域だけを選択的にエツチングす
ることにより溝を形成し 酸化膜等の絶縁膜を埋め込み
平坦化を行なうというものである。しかしながら、素子
の微細化に伴なし＼）・ランジスタのチャネル幅が狭く
なると、特にＮＭＯＳトランジスタ（表 分離溝上端部
においてフリンジング電界の影響が大きくなり、いわゆ
るハンプ特性を有するトランジスタ特性が得られ これ
はｒ−ａ ｃ ｏ ｓ分離とは逆にしきい値電圧の低下
を招くという問題があっ九 そこで、溝を形成した後ζ
へ チャネルストッパーを注入して、溝の肩口に注入さ
れたｐ１領域により肩口付近のしきい値電圧を上？云
ハンプ特性を押える方法がとられている。もちろんこの
時、溝底面に注入されたｐ゛領域通常のチャネルストッ
パーさして働く。またＰＭＯＳ）ランジスタで（よ 分
離溝肩口にＰチャネルストッパーが形成されると、ヂャ
ネル端部の濃度が低くなり、 トランジスタのチャネル
幅が狭くなるとしきい値電圧が高くなるという問題があ
っｋ 以下 まとめると下の表のようになる。
埋め込み分離が適用され始めている。この溝埋め込み分
離方法（よ 素子分離領域だけを選択的にエツチングす
ることにより溝を形成し 酸化膜等の絶縁膜を埋め込み
平坦化を行なうというものである。しかしながら、素子
の微細化に伴なし＼）・ランジスタのチャネル幅が狭く
なると、特にＮＭＯＳトランジスタ（表 分離溝上端部
においてフリンジング電界の影響が大きくなり、いわゆ
るハンプ特性を有するトランジスタ特性が得られ これ
はｒ−ａ ｃ ｏ ｓ分離とは逆にしきい値電圧の低下
を招くという問題があっ九 そこで、溝を形成した後ζ
へ チャネルストッパーを注入して、溝の肩口に注入さ
れたｐ１領域により肩口付近のしきい値電圧を上？云
ハンプ特性を押える方法がとられている。もちろんこの
時、溝底面に注入されたｐ゛領域通常のチャネルストッ
パーさして働く。またＰＭＯＳ）ランジスタで（よ 分
離溝肩口にＰチャネルストッパーが形成されると、ヂャ
ネル端部の濃度が低くなり、 トランジスタのチャネル
幅が狭くなるとしきい値電圧が高くなるという問題があ
っｋ 以下 まとめると下の表のようになる。
（以下余白）
しかしなからこのような方法を用いても溝形成後、溝部
全域にチャネルストッパー注入が行なうたぬ溝側壁にも
チャネルストッパーが注入され以下の問題が生じる。こ
の問題を説明するため第２図にＮＭＯＳトランジスタの
断面図を示す。Ｐ型シリコン基板１内に設けられた溝に
絶縁膜５０を埋め込んで素子分離されたソース／ドレイ
ン領域２Ｑ、 ゲＩ・電極１６を備えたＮＭＯＳ）ラ
ンジスタにおいてソース／ドレインのｎ゛領域２０と、
溝側壁のチャンネルストッパーのｐ゛領域８か接し 高
濃度のＰＮ接合ができるたべ 逆方向リーク電流の増力
ｌ耐圧の低下という問題がおこる。発明者たちはこの問
題を改善するために 溝底部と、溝肩口にのみｐ゛層を
設けるという特許（出願番号１−５８３３５゜）を出願
している。この特許で（よ 第３図に示す如くＰ型シリ
コン基板１に分離溝形成後、溝底面にのみ注入を行ない
チャンネルストッパ８を形成し分離溝に絶縁膜５ｏを埋
め込み平坦化する。その後イオン注入１３を行ない溝肩
口へのｐ゛領域２１形成を実現している。
全域にチャネルストッパー注入が行なうたぬ溝側壁にも
チャネルストッパーが注入され以下の問題が生じる。こ
の問題を説明するため第２図にＮＭＯＳトランジスタの
断面図を示す。Ｐ型シリコン基板１内に設けられた溝に
絶縁膜５０を埋め込んで素子分離されたソース／ドレイ
ン領域２Ｑ、 ゲＩ・電極１６を備えたＮＭＯＳ）ラ
ンジスタにおいてソース／ドレインのｎ゛領域２０と、
溝側壁のチャンネルストッパーのｐ゛領域８か接し 高
濃度のＰＮ接合ができるたべ 逆方向リーク電流の増力
ｌ耐圧の低下という問題がおこる。発明者たちはこの問
題を改善するために 溝底部と、溝肩口にのみｐ゛層を
設けるという特許（出願番号１−５８３３５゜）を出願
している。この特許で（よ 第３図に示す如くＰ型シリ
コン基板１に分離溝形成後、溝底面にのみ注入を行ない
チャンネルストッパ８を形成し分離溝に絶縁膜５ｏを埋
め込み平坦化する。その後イオン注入１３を行ない溝肩
口へのｐ゛領域２１形成を実現している。
発明が解決しようとする課題
しかしながら、分離溝に絶縁膜を埋め込み平坦化した後
、溝肩口への注入を行なう場合、平坦化工程の不均一に
より、溝肩口上の埋め込み絶縁膜の厚さが異なるため注
入量の不均一が起こり、 トランジスタ特性に影響を及
ぼすという問題があっｋ また、 ＰＭＯ８ｈランジス
タについての改善はなかっな 課題を解決するための手段 本発明は上述の課題を解決するために 溝埋め込み素子
分離において、溝内部で第１の埋め込みイ」料か互いに
会合しない程度に第１の埋め込み利料を堆積し エツチ
ングすることにより溝底部の埋め込み材料を前記溝側壁
に形成された第１の埋め込み材料の膜厚より薄くするが
又は除去ＬＰＭＯ８素子分離領域において（瓜 前記溝
底部にＰチャネルストッパーとなるＮ型不純物拡散層を
形成り、、ＮＭＯＳ素子分離領域においてζよ 溝側壁
上部か除去された時点でＮチャネルストッパーとなるＰ
型の不純物拡散層を形成する半導体装置の製造方法であ
る。
、溝肩口への注入を行なう場合、平坦化工程の不均一に
より、溝肩口上の埋め込み絶縁膜の厚さが異なるため注
入量の不均一が起こり、 トランジスタ特性に影響を及
ぼすという問題があっｋ また、 ＰＭＯ８ｈランジス
タについての改善はなかっな 課題を解決するための手段 本発明は上述の課題を解決するために 溝埋め込み素子
分離において、溝内部で第１の埋め込みイ」料か互いに
会合しない程度に第１の埋め込み利料を堆積し エツチ
ングすることにより溝底部の埋め込み材料を前記溝側壁
に形成された第１の埋め込み材料の膜厚より薄くするが
又は除去ＬＰＭＯ８素子分離領域において（瓜 前記溝
底部にＰチャネルストッパーとなるＮ型不純物拡散層を
形成り、、ＮＭＯＳ素子分離領域においてζよ 溝側壁
上部か除去された時点でＮチャネルストッパーとなるＰ
型の不純物拡散層を形成する半導体装置の製造方法であ
る。
作用
本発明で（よ 溝埋め込み素子分離において、埋め込み
絶縁膜の形成を２回に分け、 １回目の薄い埋め込み絶
縁膜を溝側壁部に形成した後、チャネルストッパーを注
入するた＆ ＰＭＯＳでは溝底面のみに またＮＭＯ
８では溝側壁上部の半導体動板を露出することにより、
溝肩口への注入ができる。特に１回目の埋め込み絶縁膜
は薄いので、エツチングの制御性は容易なため安定な工
程が実現できる。
絶縁膜の形成を２回に分け、 １回目の薄い埋め込み絶
縁膜を溝側壁部に形成した後、チャネルストッパーを注
入するた＆ ＰＭＯＳでは溝底面のみに またＮＭＯ
８では溝側壁上部の半導体動板を露出することにより、
溝肩口への注入ができる。特に１回目の埋め込み絶縁膜
は薄いので、エツチングの制御性は容易なため安定な工
程が実現できる。
実施例
本発明の実施例を第１図に基づいて説明する。
第１図（Ｑ）〜（１１）は本発明の一実施例における半
導体装置の製造方法を説明する工程断面図である。
導体装置の製造方法を説明する工程断面図である。
また第１図（］）は第１図（ｈ）のＡ−Ａ”線における
断面図である。同図を用いて、本発明にかかる素子分離
構造を有する集積回路のうち、特にＣＭＯ３集積回路装
置の製造方法を工程に従がって、詳細に説明する。まず
Ｐ型半導体基板（ウェハ）１の２ＭＯ８領域となる部分
にＮウェル層２を形成し次に熱酸化膜４を５０ｎｍ、
ポリシリコン膜５を２００Ｂｍ堆積し さらに分離溝
エツチングの時のマスクとなるＰＳＧ （リンガラス）
６を８００Ｂｍ堆積する（第１図（ａ））。素子形成領
域を覆うようにレジスト７をパターンニングし これに
マスクとして上記堆積した多層膜を異方性エツチングし
さらに深さ５００Ｂｍの分離溝１００Ａ、 １００Ｂ
、 １００Ｃを形成すべく半導体基板１及びＮウェル層
２を異方性エツチングする（第１図（ｂ））。次に 上
記レジストを除去した後、第１の埋め込み材料としてＣ
Ｖ Ｄ −８ｉＯａ２００を２５０Ｂｍ堆積し 次に上
記ＣＶ Ｄ−３ｊＯ２２００を溝側壁において半導体基
板１及びＮウェル層２が露出しないように３００Ｂｍの
異方性エツチングをする（第１図（ｃ））。この時素子
形成領域はポリシリコン膜５で覆われているためエツチ
ングされない。次にＰチャネルストッパー１１を形成す
るために ＮＭＯ８領域を覆うようにレジスト９をパタ
ーンニングし 不純物イオン（ここではリン）１０を注
入する（第１図（ｄ））。この時不純物イオンζ戴 Ｐ
ＭＯＳ領域のしかも、溝の底面にしか入らなしＸｏ
次に上記レジスト９を除去した後、上記ＣＶ Ｄ −８
ｉＣｈ２００を溝側壁が露出しないように３００Ｂｍの
異方性エツチングをする。このエツチングによりｍ１図
（ｅ）での３００Ｂｍのエツチングと合わせて６００Ｂ
ｍのエツチングをしたことになる。これにより溝側壁上
部の基板ｌが露出される。次にＰＭＯＳ領域を覆うよう
にレジスト１２をパターニングして、不純物イオン（こ
こではホウ素２０度、２０ＫｅＶ、７．５ｘｌＯ”Ｃｍ
−２） １３をイオン注入してＮチャネルストッパ８を
形成する。 （第１図（ｅ））。この時、溝側壁上部に
も均一に拡散層８か形成できるようへ 不純物イオン１
３の入射方向を各溝側壁に対して傾けて注入を行なう。
断面図である。同図を用いて、本発明にかかる素子分離
構造を有する集積回路のうち、特にＣＭＯ３集積回路装
置の製造方法を工程に従がって、詳細に説明する。まず
Ｐ型半導体基板（ウェハ）１の２ＭＯ８領域となる部分
にＮウェル層２を形成し次に熱酸化膜４を５０ｎｍ、
ポリシリコン膜５を２００Ｂｍ堆積し さらに分離溝
エツチングの時のマスクとなるＰＳＧ （リンガラス）
６を８００Ｂｍ堆積する（第１図（ａ））。素子形成領
域を覆うようにレジスト７をパターンニングし これに
マスクとして上記堆積した多層膜を異方性エツチングし
さらに深さ５００Ｂｍの分離溝１００Ａ、 １００Ｂ
、 １００Ｃを形成すべく半導体基板１及びＮウェル層
２を異方性エツチングする（第１図（ｂ））。次に 上
記レジストを除去した後、第１の埋め込み材料としてＣ
Ｖ Ｄ −８ｉＯａ２００を２５０Ｂｍ堆積し 次に上
記ＣＶ Ｄ−３ｊＯ２２００を溝側壁において半導体基
板１及びＮウェル層２が露出しないように３００Ｂｍの
異方性エツチングをする（第１図（ｃ））。この時素子
形成領域はポリシリコン膜５で覆われているためエツチ
ングされない。次にＰチャネルストッパー１１を形成す
るために ＮＭＯ８領域を覆うようにレジスト９をパタ
ーンニングし 不純物イオン（ここではリン）１０を注
入する（第１図（ｄ））。この時不純物イオンζ戴 Ｐ
ＭＯＳ領域のしかも、溝の底面にしか入らなしＸｏ
次に上記レジスト９を除去した後、上記ＣＶ Ｄ −８
ｉＣｈ２００を溝側壁が露出しないように３００Ｂｍの
異方性エツチングをする。このエツチングによりｍ１図
（ｅ）での３００Ｂｍのエツチングと合わせて６００Ｂ
ｍのエツチングをしたことになる。これにより溝側壁上
部の基板ｌが露出される。次にＰＭＯＳ領域を覆うよう
にレジスト１２をパターニングして、不純物イオン（こ
こではホウ素２０度、２０ＫｅＶ、７．５ｘｌＯ”Ｃｍ
−２） １３をイオン注入してＮチャネルストッパ８を
形成する。 （第１図（ｅ））。この時、溝側壁上部に
も均一に拡散層８か形成できるようへ 不純物イオン１
３の入射方向を各溝側壁に対して傾けて注入を行なう。
次にレジスト１２の除去後、第２の埋め込み材料として
ＣＶ Ｄ−３ｉ０２１４を８００Ｂｍ堆積し 平坦化ノ
タメニレジスト１５を全面に塗布する（第１図（ｆ））
。この後、レジスト１５及びＣＶ Ｄ−３ｉ０２１４を
ポリシリコン膜５か露出するまで均一にエツチングして
平坦化を行なう。次にポリシリコン膜５、熱酸化膜４を
除去して半導体基板表面を露出する（第１図（ｇ））。
ＣＶ Ｄ−３ｉ０２１４を８００Ｂｍ堆積し 平坦化ノ
タメニレジスト１５を全面に塗布する（第１図（ｆ））
。この後、レジスト１５及びＣＶ Ｄ−３ｉ０２１４を
ポリシリコン膜５か露出するまで均一にエツチングして
平坦化を行なう。次にポリシリコン膜５、熱酸化膜４を
除去して半導体基板表面を露出する（第１図（ｇ））。
後は通常のＣＭＯ８集積回路の形成方法に従がって、ゲ
ート酸化膜１９及びゲート電極１６をパターニングして
、 これをマスクとしてセルファラインにて、ソース／
ドレイン領＠ ２０．２１を形成し さらに層間絶縁
膜２２を堆積し コンタクト窓開けを行なった後、ＡＩ
電極配線２３を行なって本実施例の半導体装置を形成す
る（第１図（ｈ））。この図で示すようＩｒ’、 ｎ
＋のＮＭＯＳソース・ドレイン２０はｐ＋のＮＭＯＳチ
ャネルストッパー８が溝側壁に全面に形成されていない
た＆ｎ”のソース・ドレイン２０は高濃度のｐ゛領域大
部方接しないたＩＡ ＰＮ接合の逆方向リーク電流を
低減できる。ま？＝ ＮＭＯＳ）ランジスタの側壁上
部には半導体基板と同型の高濃度不純物拡散層を設ける
ことで肩口のしきい値電圧が高くなり、ゲート幅が３μ
ｍ以下でも寄生ＭＯ３＋−ランジスタの影響を抑えるこ
とができ、微細トランジスタのしきい値電圧をも一定に
作成することができる。ま？、ＰＭＯＳトランジスタで
は分離溝側壁にＰチャネルストッパーが全（形成されな
いたム トランジスタの微細化に適している。また 第
１の埋め込み材料である薄いＣＶ Ｄ−３ｉＯ２２００
をエツチングすることにより、Ｐチャネルストッパーと
Ｎチャネルストッパーの形成を行なっている力丈 エツ
チング膜厚が薄いため、エツチング制御性がよく、安定
な工程が実現できる。な抵 本実施例では第１図（ｄ）
の後ＣＶＤ５ｉＯ２２００を溝側壁が露出しないように
３００Ｂｍの異方性エツチングをして、溝上部の基板が
露出するまでエツチングしている力丈 次の不純物注入
力丈 通る程度にＣＶ Ｄ−３ｉＯ２を残してもかまわ
な（兎 これにより注入ダメージの減少が期待できる。
ート酸化膜１９及びゲート電極１６をパターニングして
、 これをマスクとしてセルファラインにて、ソース／
ドレイン領＠ ２０．２１を形成し さらに層間絶縁
膜２２を堆積し コンタクト窓開けを行なった後、ＡＩ
電極配線２３を行なって本実施例の半導体装置を形成す
る（第１図（ｈ））。この図で示すようＩｒ’、 ｎ
＋のＮＭＯＳソース・ドレイン２０はｐ＋のＮＭＯＳチ
ャネルストッパー８が溝側壁に全面に形成されていない
た＆ｎ”のソース・ドレイン２０は高濃度のｐ゛領域大
部方接しないたＩＡ ＰＮ接合の逆方向リーク電流を
低減できる。ま？＝ ＮＭＯＳ）ランジスタの側壁上
部には半導体基板と同型の高濃度不純物拡散層を設ける
ことで肩口のしきい値電圧が高くなり、ゲート幅が３μ
ｍ以下でも寄生ＭＯ３＋−ランジスタの影響を抑えるこ
とができ、微細トランジスタのしきい値電圧をも一定に
作成することができる。ま？、ＰＭＯＳトランジスタで
は分離溝側壁にＰチャネルストッパーが全（形成されな
いたム トランジスタの微細化に適している。また 第
１の埋め込み材料である薄いＣＶ Ｄ−３ｉＯ２２００
をエツチングすることにより、Ｐチャネルストッパーと
Ｎチャネルストッパーの形成を行なっている力丈 エツ
チング膜厚が薄いため、エツチング制御性がよく、安定
な工程が実現できる。な抵 本実施例では第１図（ｄ）
の後ＣＶＤ５ｉＯ２２００を溝側壁が露出しないように
３００Ｂｍの異方性エツチングをして、溝上部の基板が
露出するまでエツチングしている力丈 次の不純物注入
力丈 通る程度にＣＶ Ｄ−３ｉＯ２を残してもかまわ
な（兎 これにより注入ダメージの減少が期待できる。
発明の効果
以上述べてきたように本発明の半導体装置の製造方法に
よれは 以下のような効果が得られる。
よれは 以下のような効果が得られる。
（１）Ｎチャネルストッパーを溝肩口と溝底部にＰチャ
ネルストッパーを溝底部にのみ注入するこｑ− ０− とにより、素子の微細化に伴なってトランジスタのチャ
ネル幅が狭くなってもしきい値電圧の変動がない半導体
装置を形成することができる。
ネルストッパーを溝底部にのみ注入するこｑ− ０− とにより、素子の微細化に伴なってトランジスタのチャ
ネル幅が狭くなってもしきい値電圧の変動がない半導体
装置を形成することができる。
（２）埋め込み工程を２回に分けて、その間の工程でチ
ャネルストッパー注入を行なうた教 安定な工程が実現
できる。
ャネルストッパー注入を行なうた教 安定な工程が実現
できる。
第１図は本発明の一実施例における素子分離構造を有す
る半導体装置の製造方法を示す工程断面＠ 第２図、第
３図は従来例を説明する断面図である。 １・・・・Ｐ型半導体基板、２・・・・Ｎウェル豚 ４
・・・・熱酸北風 ５・・・・ポリシリコン嵐 ６・・
・・リンガラフ、 ７，９，１２．１５・・・・レジ
スト、 ８・・・・Ｎチャネルストッパー、１１・・・
・Ｐチャネルストッパ１４、２００・・・・ＣＶ Ｄ−
８ｉ０２．１６・・・・ゲート電板 １９・・・・ゲー
ト絶縁Ｉｌｌ ２０・・・・ＮＭＯＳソース／ドレイ
ン、２１・・・・ＰＭＯＳソース／ドレイン、２３・・
・・Ａ１配糸親
る半導体装置の製造方法を示す工程断面＠ 第２図、第
３図は従来例を説明する断面図である。 １・・・・Ｐ型半導体基板、２・・・・Ｎウェル豚 ４
・・・・熱酸北風 ５・・・・ポリシリコン嵐 ６・・
・・リンガラフ、 ７，９，１２．１５・・・・レジ
スト、 ８・・・・Ｎチャネルストッパー、１１・・・
・Ｐチャネルストッパ１４、２００・・・・ＣＶ Ｄ−
８ｉ０２．１６・・・・ゲート電板 １９・・・・ゲー
ト絶縁Ｉｌｌ ２０・・・・ＮＭＯＳソース／ドレイ
ン、２１・・・・ＰＭＯＳソース／ドレイン、２３・・
・・Ａ１配糸親
Claims (2)
- （１）半導体基板の素子分離領域に溝を形成する工程と
、前記溝内部で第１の埋め込み材料が互いに会合しない
程度に前記第１の埋め込み材料を堆積する工程と、前記
第１の埋め込み材料をエッチングすることにより前記溝
底部及び溝側壁上部の第１の埋め込み材料を、前記溝側
壁に形成された第１の埋め込み材料の膜厚より薄くする
か又は除去する工程と、ＮＭＯＳ素子分離領域における
前記溝底部及び溝側壁上部にＮチャネルストッパーとな
るＰ型の不純物拡散層を形成する工程と、第２の埋め込
み材料を前記溝を埋め込むように堆積する工程と、前記
第２の埋め込み材料をエッチングして平坦化する工程と
を備えた半導体装置の製造方法 - （２）半導体基板の素子分離領域に溝を形成する工程と
、前記溝内部で第１の埋め込み材料が互いに会合しない
程度に前記第１の埋め込み材料を堆積する工程と、前記
第１の埋め込み材料をエッチングすることにより前記溝
底部の第１の埋め込み材料を前記溝側壁に形成された第
１の埋め込み材料の膜厚より薄くするか又は除去する工
程と、ＰＭＯＳ素子分離領域における前記溝底部にＰチ
ャネルストッパーとなるＮ型の不純物拡散層を形成する
工程と、第２の埋め込み材料を前記溝を埋め込むように
堆積する工程と、前記第２の埋め込み材料をエッチング
して平坦化する工程とを備えた半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263213A JP2770484B2 (ja) | 1989-10-09 | 1989-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263213A JP2770484B2 (ja) | 1989-10-09 | 1989-10-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03125460A true JPH03125460A (ja) | 1991-05-28 |
| JP2770484B2 JP2770484B2 (ja) | 1998-07-02 |
Family
ID=17386355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263213A Expired - Fee Related JP2770484B2 (ja) | 1989-10-09 | 1989-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770484B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001091179A3 (en) * | 2000-05-19 | 2002-04-11 | Infineon Technologies Corp | Semiconductor device with shallow trench isolation (sti) sidewall implant |
| WO2007000808A1 (ja) * | 2005-06-28 | 2007-01-04 | Spansion Llc | 半導体装置およびその製造方法 |
| WO2010004619A1 (ja) * | 2008-07-08 | 2010-01-14 | 東京エレクトロン株式会社 | 半導体素子の素子分離方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459931A (en) * | 1987-08-31 | 1989-03-07 | Sony Corp | Manufacture of semiconductor device |
-
1989
- 1989-10-09 JP JP1263213A patent/JP2770484B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7880218B2 (en) | 2005-06-28 | 2011-02-01 | Spansion Llc | Semiconductor device and fabrication method therefor |
| US8530307B2 (en) | 2005-06-28 | 2013-09-10 | Spansion Llc | Semiconductor device and fabrication method therefor |
| WO2010004619A1 (ja) * | 2008-07-08 | 2010-01-14 | 東京エレクトロン株式会社 | 半導体素子の素子分離方法 |
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| Publication number | Publication date |
|---|---|
| JP2770484B2 (ja) | 1998-07-02 |
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