JPH03125458A - 単結晶領域の形成方法及びそれを用いた結晶物品 - Google Patents

単結晶領域の形成方法及びそれを用いた結晶物品

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JPH03125458A
JPH03125458A JP26284789A JP26284789A JPH03125458A JP H03125458 A JPH03125458 A JP H03125458A JP 26284789 A JP26284789 A JP 26284789A JP 26284789 A JP26284789 A JP 26284789A JP H03125458 A JPH03125458 A JP H03125458A
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Kenji Yamagata
憲二 山方
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は単結晶領域の形成方法及びそれを用いた結晶物
品に係り、特に電気的に絶縁分離された単結晶領域の形
成方法及びそれを用いた結晶物品に関する。
本発明は、例えば半導体集積回路等の高性能電子素子に
好適に用いられる。
〔従来の技術〕
一般的に、SiO□等の非晶質絶縁物基板上に薄膜を堆
積させると、基板材料の長距離秩序の欠如によって、堆
積膜の結晶構造は非晶質又は多結晶となる。ここで非晶
質膜とは、最近接原子程度の近距離秩序は保存されてい
るか、それ以上の長距離秩序はない状態の膜であり、多
結晶膜とは、特定の結晶方位を持たない単結晶粒が粒界
で隔離されて集合した膜である。
例えば、5i02上にSiの薄膜をCVD法によって形
成する場合、堆積温度が約580°C以下であれば非晶
質シリコンとなり、それ以上の温度であれば粒径が数百
〜数千人の間で分布した多結晶シリコンとなる。ただし
、多結晶シリコンの粒径およびその分布は形成方法によ
って大きく変化する。
さらに、非晶質または多結晶膜をl/−ザーや棒状ヒー
タ等の熱エネルギーによって溶融固化させる事によって
、ミクロンあるいばミリメーI−ル程度の大粒径の多結
晶薄膜が得られている(SingleCrystal 
5ilicon on non−single−cry
stal 1nsulators、 Journal 
of crystal Growth vol、 63
. NO3、0ctober、 1983 edite
d by G、 W、 Cu1len)。
このようにして形成された各結晶構造の薄膜にトランジ
スタを形成し、その特性から電子易動度を測定し、単結
晶シリコンにおける電子易動度と比較すると、非晶質シ
リ′コンでは単結晶シリコンの2X1.0−’程度の電
子易動度となり、数百へ・数千人の粒径分布を有する多
結晶シリコンでは準結晶シリコンの場合の、10−3程
度の電子易動度となり、溶融固化による数μm−数Im
の粒径を有する多結晶シリコンでは、単結晶シリコンの
場合と同程度の電子易動度となる。
この結晶から、結晶粒内の単結晶領域に形成された素子
と、粒界にまたがって形成された素子とは、その電気的
特性に大きな差異のあることが分る。すなわち、従来法
で得られていた非晶質上の堆積膜は非晶質又は粒径分布
をもった多結晶構造となり、そこに作製された素子は、
単結晶層に作製された素子に比べて、その性能が大きく
劣るものとなる。そのために、用途としては簡単なスイ
ッチング素子、太陽電池、光電変換素子等に限られる。
従って、高性能な電子素子を形成するためには、粒界が
無いか、もしくは粒界の位置の制御された半導体単結晶
薄膜が必要となる。
粒界が無い非晶質上のSi単結晶薄膜の例として、S 
OS  (Silicon On 5appbire)
やSIMOX(Separation by Impl
antation of 0xyaen)はり合わせ、
酸化分離(米国特許4,361,600号)等の例が報
告されており、また粒界の位置の制御された半導体薄膜
の形成方法が、特開昭63−107016号公報に報告
されている。
SO8は基板にサファイヤ(単結晶A ff 20いを
使用し、その表面にSiをヘテロエビクキシャル成長さ
せるものである。この技術は、サファイヤ基板が非常に
高価である事と、Si膜中に基板の構成成分であるIl
が拡散してしまうという問題点ををしている。
S IMOXはSiウェハーに○+ (酸素イオン)を
高エネルギー注入し、アニールすることによって表面の
Siの単結晶構造を保ったままウェハー内にSiO□の
中間層を形成する技術である。この技術は非常に高エネ
ルギーで、しかも高濃度で酸素イオンを注入するためス
ループットが悪く、また高温のアニールが必要なために
基板への応力が心配されている。
また、はり合わせ技術とは、表面が酸化された2枚のS
iウェハー、もしくは1枚は酸化され、も・う1枚は酸
化されていない組み合わせの2枚のウェハーを、はり合
わせてアニールすることにより、原子レベルで密着させ
、片方側から、研磨してSi層が薄膜として残るところ
で研磨を止めるm結晶Si薄膜の形成方法である。この
方法は、片方のウェハーの殆どを研磨してしまうために
、コストが高くなる事と、もともと厚さにバラツキのあ
るつエバーを研磨し、僅かGこSi層を残す位置で研磨
を止めな1.Jればならないので、その制御性に非常に
困難を要する。
酸化分離は、Siウェハーの表面に凹凸を形成し凸部の
」二面と側面にマスクを施してから全体を酸化するもの
である。これによりマスクの施されていない部分から酸
化が進み、凸部全体がSiO□によって基板側と絶縁分
離されるものである。しかしこの方法では、Solの構
造は得るが、Si層が薄膜でなく、バルク(塊状)に分
離される。これを研磨したとしてもSiO□と31の界
面が平坦でないため、S1単結晶薄膜は得られない。
また以上の様な基板に限定される方式に対して特開昭6
3−]、07016号公報のように基板に限定されず、
粒界位置の制御された半導体単結晶薄膜を得る方法もあ
る。これは核形成密度の異なる2種類の非晶質材料を用
いて、任意の点に半導体単結晶の核を形成し、選択成長
を行なって、成長した結晶同士を任意の位置で衝突させ
、粒界を形成するものである。粒界が形成されるという
ことは、少なくとも各結晶粒の面内方位は揃っていない
ことを示している。
〔発明が解決しようとする課題〕
以上の様に上記従来例はそれぞれが優れた特徴を有して
いる反面、多くの課題をかかえていた。
本発明は上記課題に鑑み、次のような利点を有する単結
晶領域の形成方法及びそれを用いた結晶物品を提供する
ことを目的とする。
■ 比較的安価な、Siウェハーを使用できる。
■ 単結晶薄膜を、ウェハー内面の任意の位置で、また
任意の面積で絶縁分離できる。
■ 絶縁分離された各々の領域は面方位はもちろん面内
方位も完全に揃っている。
■ 単結晶薄膜の膜厚はウェハー全面に亘ってμmオー
ダー以下に均一性良く制御される(高性能素子を形成す
るための薄膜効果は、少なくともμmオーダー以下でな
ければ得られない)。
〔課題を解決するだめの手段〕
本発明の単結晶領域の形成方法は、単結晶面上に、この
単結晶面より核形成密度が小さく凸部を有するマスク層
を形成し、該凸部以外のマスク層の十分率さい領域を開
口して開口部を設け、単結晶面を露出させる工程と、露
出した前記単結晶面を中心として単結晶を成長させる工
程と、前記凸部を基準として、成長した単結晶を選択的
に部分除去する工程と、前記マスク層を除去する工程と
、前記単結晶面と成長した単結晶とが電気的に絶縁分離
するまで、前記開口部の単結晶を酸化する工程と、成長
した単結晶の表面を露出させて単結晶領域を形成する工
程とを有することを特徴とする。
本発明の結晶物品は、単結晶面上に、この準結晶面より
核形成密度が小さ(凸部を有するマスク層を形成し7、
該凸部以外のマスク層の十分率さい領域を開DLで開口
部を設け、単結晶面を露出させ、露出し7た前記単結晶
面を中心として単結晶を成長させ、前記凸部を基準とし
て、成長した単結晶を選択的に部分除去し、前記マスク
層を除去し、前記単結晶面と成長した卯結晶とが電気的
に絶縁分離するまで、前記開口部の単結晶を酸化させ、
成長した単結晶の表面を露出させて形成された単結晶領
域を有することを特徴とする。
〔作 用〕
本発明は、比較的安価なSiウェハー等の単結晶面上に
、単結晶面より核形成密度が小さく、凸部を有するマス
ク層を形成し、該凸部以外のマスク層の十分率さい領域
を開口して開口部を設け、露出した単結晶面を中心とし
て単結晶を成長させることで、所望の位置に単結晶を形
成することを可能とし、また所望の位置に凸部を形成す
ることで単結晶の大きさに制御可能とするものである。
なお開口部を複数個設けた場合、同一の面方位の単結晶
面から単結晶を成長させることにより、面方位のそろっ
た単結晶群を成長させることができ、さらにこの単結晶
群を研磨することにより、面方位のそろった複数の単結
晶領域を作製することができる。
また、本発明において凸部は単結晶を研磨する場合のス
トッパーとなり、選択研磨を可能とする働きがあり、凸
部を基準として、成長した単結晶を選択的に研磨等によ
り部分除去すれば、単結晶0 膜の膜厚を全面にわたって均一性良く作製することがで
き、従来極めて困難であったサブミクロンオーダーの膜
厚制御が可能となる。
さらに、本発明において、マスク層を除去し、単結晶面
と成長した単結晶とが電気的に絶縁分離するまで、前記
開口部の単結晶を酸化し、成長した単結晶の表面を露出
させて単結晶領域を形成することで、電気的に絶縁分離
された単結晶領域を作製することができる。
本発明は一般的な半導体製造プロセスで作製され、特に
製造工程を複雑化することがなく、低コストで容易に面
方位のそろった単結晶領域を薄く作製することが可能で
ある。
〔実施例〕
以下、本発明の実施例について図面を用いて詳細に説明
する。
まず、本発明の詳細な説明に先だって、本発明の実施態
様例について説明する。
第1図(a)〜(flは、本発明の単結晶領域の形成方
法の一実施、態様例を説明するための工程区である。
まず、第1図(a)に示すように、Siウェハー等の基
板11上に周期的に凹凸のあるマスク12を施し、その
凹部に微細な開口部13を形成する。開口部13はマス
ク材料をSiウェハー上に堆積した後に通常の半導体プ
ロセスであるフォトリングラフイーを2回行なうことで
容易に形成することができる。
マスクの材料はSiO□、5iJ4等選択堆積のマスク
として使用できるもので、かつ、選択研磨のストッパー
材料と使用でき、さらに比較的容易にエツチングできる
ものであることが求められる。なお、上記条件を満たす
ならば、マスク材料は凸部と、それ以外の場所が異物質
であってもかまわない。
凹部の形状、面積は任意であるが、凹部どうしが1〜4
μ和の距離を隔てて形成されるのが好ましい。また凹部
の深さ、即ち段差を任意であるが、この段差が後にSi
単結晶薄膜の膜厚を決定する要因となるので、得たい単
結晶膜厚に1〜2μm程1 程 度1えた深さが好ましい。
凹部の底面にあたる部分の膜厚は開口部13の大きさと
同程度で0.5〜4μmであることが好ましい。
次に、第1図(blに示すように、微細な開口部13を
中心としてSi結晶をエピタキシャル成長させる。この
ように選択的に結晶を形成する方法としては既に述べた
特開昭63−107016号公報に開示された結晶形成
方法があり、本発明はかかる結晶形成方法を用いたもの
である。
シリコンソースガスはシラン系、クロロシラン系、フロ
ロシラン系等のガスを用いることができ、さらにHCl
等のエツチングガスを添加して行なうことが多い。成長
温度は、ガスの種類によって決まるが850〜1100
℃程度の範囲内で行なわれる。成長圧力は、数十〜20
0Torr程度の範囲内で行なわれる。成長時間は第1
図(blに示すように成長した結晶がマスク凹部を完全
に埋めて、凸部をオーバーグロースした単結晶14どう
しが接して合うまで行なう。
次に、第1図(C)に示すように、Si結晶の選択研磨
を行なう。選択研磨法としては、マスクをSiO□にし
た場合、特殊な化学研磨液を混入してSiとSiO□の
研磨速度が著しく異なることを利用した選択研磨法を用
いることができる(濱ロ、遠藤、応用物理学会誌:第5
6巻2第11号、1480頁その他)。上記研磨法の具
体的な実施方法は、例えばエチレン・ジアミン・ピロカ
テコールというアルカリ系溶液を用いて、ポリシング布
土で研磨することで行なわれる。上記化学液は、Siを
5i(Oll)a”−とじて溶解するが、SiO□には
反応しないので、SiO□面の露出した時点でその面を
ストッパーとして研磨終点となる。
またマスクをSi3N、にした場合、機械研磨法を用い
ることができる(特願昭63−247819号公報)。
上記方法はSiより硬度が高< 、Si3N4よりも硬
度の低い砥粒「コロイダルシリカ」を研磨材として、機
械的に研磨するものである。コロイダルシリカでは硬度
が低いためSi3N4を研磨できないので、Si:+L
面が露出した時点で研磨終点となる。尚、3 4 コロイダルシリカよりも硬度が高くて、後に容易にエツ
チングできる材料があれば、Si3N4の代わりに機械
研磨による選択研磨ストッパー膜に使用できる。
以上の様な方法を用いて、Si単結晶をマスク12の凸
面15の高さまで研磨して単結晶領域14aを形成する
次に第1図(dlに示すようら、マスク12のエツチン
グを行なう。マスクエツチングは、上記基板をマスク材
料に対するエツチング溶液に1時間〜数十時間浸してお
くことで行なうことができる。
マスク材料がSiO4の場合、マスクの厚さにもよるが
、濃フッ酸溶液に1時間ないし8時間浸しておれば1.
はぼエツチングは完了する。マスク材料がSi+Naの
場合、やはり濃フッ酸溶液に10〜20時間浸しておく
ことによりエツチングを行うことができる。
次に第1図(e)に示すように、全体を酸化し、成長部
分たる単結晶領域14aを基板と絶縁分離する。酸化は
、第1図(dlで示される元開口部13からの垂直成長
部位たる単結晶部16が、酸化され、基板11と成長部
分たる単結晶領域14aが絶縁分離されるまで行なう。
また、−船釣にシリコンウェハーを酸化すると、元の単
結晶面17より、ウェハー内に45%、ウェハー外に5
5%、SiO□層が拡がることが知られており、本発明
のプロセスでも同様なことが起こるので、第1図(el
に示すように、成長結晶1.42の下部と、Si基板1
1の上部が、拡がったSiO3で接っするまで、また隣
接する成長結晶どうしが拡がったSiO□で接するまで
酸化することが好ましい。また、5iO7が接した後も
酸化を続けることによって、電気的に絶縁分離された単
結晶領域たるSi単結晶薄膜18の膜厚をコントロール
できる。
次に第1図(f)に示すように、表面のSiO□層をエ
ツチングする。エツチングの方法は、反応性イオンエツ
チング法(RIE)、ウェットエツチング法等が挙げら
れ、いずれでもかまわないが、Si単結晶薄膜18の上
面19が露出した時点で終了する。
5 6 以下、上述した本発明の実施態様例に基づく本発明の実
施例を図面を用いて説明する。
(実施例1) 以下、本発明の単結晶領域の形成方法の実施例1につい
て第1図(a+〜(fl及び第2図を用いて説明する。
第2図は本発明の単結晶領域の形成方法の実施例1によ
って作製された結晶物品の平面図及び縦断面図である。
まず(100)方位の4インチSiウェハーを用意し、
第1図(alに示すように、ウェハー表面に常圧CVD
装置を用いてSiO□を2.5μ田堆積した。条件は5
iHa : 45sccm、 02  : 60scc
m、希釈用N2 :5βsm、400℃、25分間だっ
た。堆積後に5i02刑をN2雰囲気中950℃、20
分間アニルした。
次に、第2図に示すようなパターンを形成するために、
レジストパターニングし、希フン酸溶液を用いて、1.
5μmの深さまでウェットエツチングした(残り1μm
)。このとき第2図に示すように、一つの単結晶領域の
一辺の長さbは60μmであり、また凸部の幅Cは1μ
mである。次に凹部の中央に開口部を形成するために再
びレジストバターニングし、希フッ酸溶液でエツチング
した。
開口部の大きさaは1辺が1μmである。
次にSi結晶を選択エピタキシャル成長した。成長条件
は以下に示すとうりである。
ガス種 : 5iH2Gβ2/ICA /H2ガス流量
: 0.53/1.9/100 (s7!m)温度:1
030℃ 圧カニ 100Torr 成長時間:90分 その結果、第1図(blに示すような、ファセットを有
するSi単結晶14が成長し、マスク全面を覆った。
次に成長したSi結晶を第1図(C1に示す凸面15の
高さまで選択研磨した。この研磨は先に述べた化学研磨
法で行なった。即ちエチレンジアミン・ピロカテコール
溶液を用いて、ボリシング布上で研磨を行なった。
7 8 次に選択研磨を施したウェハーを、濡フッ#溶液中に3
時間浸し、第1図(d)のように完全に5iOz膜をエ
ツチングした。
次に上記ウェハーを、酸化雰囲気中(H2十〇□)、1
000℃で8時間酸化し、それぞれの面が約1μm酸化
され、結果的に第1図(e)のように結晶成長部分がS
iウェハーと完全に分離され、かつ結晶成長部分とウェ
ハーのすき間、隣接する結晶成長部分同士のすき間がS
iO□によって埋めつくされる形となった。
次に上記結晶表面にある約1μmのSiO□膜を稀フン
酸溶液によりエツチングし、第1図(flに示されるよ
うな電気的に絶縁分離された単結晶領域たる単結晶薄膜
を得た。この薄膜の膜厚は約0.5μmで、Si単結晶
薄膜18の上面19の面積は59μm×59μmだった
(実施例2) 以下、本発明の単結晶領域の形成方法の実施例2につい
て第1図(al〜(f)及び第3図を用いて説明する。
第3図は、本発明の単結晶領域の形成方法の実施例2に
よって作製された結晶物品の平面図及び縦断面図である
(100)方位の4インチSiウェハーを用意し、第1
図(alに示すように、ウェハー表面を酸化し、1μm
の5iOz膜を形成した。酸化条件は、ト12 + 0
2(3: 2)混合雰囲気中、1000°C18時間で
ある。更にこのSiO□膜上に1.5μmのSi3N4
膜をLPGVDにより形成した。堆積条件は、5iH7
CI2220secm十NH380secm、混合ガス
中、800°CO,3Torr、  3.5時間である
次に第3図に示すようなパターンを形成するために、レ
ジストパターニングし、PIEにより、5iJ4を1.
5μm、即ち、5i02界面までエツチングした。この
とき第3図に示すように2.一つの単結晶領域の短辺の
長さblの値は50μm、長辺の長さb2の値は150
μmであり、また凸部の幅Cは1μmである。次に凹部
の中央に開口部を形成するために、再びレジストパター
ニングし、稀フッ酸溶液でエツチングした。開口部の短
辺の9 0 長さa、の値は1μm、長辺の長さa2の値は140μ
mである。
次にSi結晶を選択エピタキシャル成長した。成長条件
は以下のとうりである。
ガス種 :SiH□CIl!z / IIcβ/H2ガ
ス流量: 0.53/2.6/100  (Sβ用)温
度:1oso℃ 圧カニ 80Torr 成長時間=90分 その結果S1単結晶が成長し、マスク全面を覆った。
次に成長したSi結晶を第1図(C1に示す凸面15の
高さまで選択研磨した。この研磨は先に述べた機械研磨
法で行なった。即ち、SiO□系の砥粒であるコロイダ
ル・シリカ(平均粒径0.05μm)を研磨剤として、
メカニカルポリシング(機械研磨)のみを行なうもので
ある。研磨剤のコロイダル・シリカ及び被研磨材料のS
iは、共にモース硬度が約7であり、Si3N4はモー
ス硬度が9であるので、SI3N4の面が露出した時点
で、それ以上機械的には研磨できなくなり、第1図(C
)のように、5iJ4の凸面15を露出して、研磨終点
とした。
次に選択研磨を施したウェハーを濃フッ酸溶液中に10
時間浸し、第1図(d)のように完全にS i 3 N
 4及びSiO□膜をエツチングした。
次に上記ウェハーを、酸化雰囲気中(Hz十〇z−3:
2の混合気体)、1000℃で8時間酸化し、それぞれ
の面が約1μm酸化され、結果的に第1図(e)のよう
に結晶成長部分がSiウェハーと完全に分離され、かつ
結晶成長部分とウェハーのすき間、隣接する結晶成長部
分同士のすき間が、SiO□によって埋めつくされる形
となった。
次に上記結晶表面にある約1μmの5in2膜を稀フッ
酸溶液によりエツチングし、第1図(flに示されるよ
うな電気的に絶縁分離された単結晶領域たる単結晶薄膜
を得た。この薄膜の膜厚は約0.5μmであった。
(実施例3) 以下、本発明の単結晶領域の形成方法の実施例3につい
て説明するが、製造工程は実施例1と略1 2 同等なので主として特徴となる工程についてのみ説明を
行うものとする。
第4図、第5図は実施例3の特徴部分となる工程を説明
するだめの工程図である。
マス、(]11)方位の4インチウェハーを用意し、実
施例1で行なったのと全く同じ方法でマスクを形成した
。Si選択エピタキシャル成長を次の条件で行なった。
ガス種 :SiH□C7!2/)ICβ/11□ガス流
量: 0.5/2.8/ 100  (sffm)温度
:900℃ 圧カニ 80Torr 成長時間=180分 すると、(111)方位の成長結晶は、マスク開口部か
ら横方向に成長し始めると、第4図のような平面状にな
ることがわかった。さらに成長を続けると、第5図のよ
うに縦横比が1:10程度の、上面が平坦な結晶が得ら
れた。
これ以後の製造工程は第1実施例と同一に行われ、同様
な電気的に絶縁分離された単結晶領域たる単結晶薄膜を
得ることができる。
本実施例の単結晶領域の形成方法は、比較的単結晶領域
の面積が大きい場合に好適に用いられる。
(実施例4) 以下、本発明の単結晶領域の形成方法の実施例4につい
て説明するが、製造工程は実施例2と路間等なので主と
して特徴となる工程についてのみ説明を行うものとする
(11,1)方位の4インチウェハーを用意し、ウェハ
ー面上にL P CV Dにより5iJ4膜を2.5μ
m堆積した。
次に、第3図に示すようなパターンを形成するためレジ
ストパターニングし、RIEにより5iJ4膜を1,5
μm (残11.0μm)エツチングした。
これ以後の製造工程は、実施例2と全く同じに行われ、
同様な電気的に絶縁分離された単結晶領域たる単結晶薄
膜を得ることができる。
〔発明の効果〕
以上説明したように、本発明の単結晶領域の形成方法及
びそれを用いた結晶物品によれば、次に3 4 示すような効果を得ることができる。
■ 比較的安価なSiウェハー等の単結晶面上に単結晶
領域を作製することができる。
■ 単結晶領域を単結晶面上の所望の位置、所望の大き
さに絶縁分離して形成することができる。
■ 単結晶領域を単結晶面上に複数設ける場合、面方位
のそろった単結晶領域群を作製することができる。
■ 単結晶領域の膜厚を均一性良く薄く作製することが
できる。このような単結晶領域に電子素子を形成した場
合、単結晶層の薄膜効果により高性能な素子を得ること
ができる。
【図面の簡単な説明】
第1図fa)〜fflは、本発明の単結晶領域の形成方
法の一実施態様例を説明するための工程図である。 第2図は、本発明の単結晶領域の形成方法の実施例1に
よって作製された結晶物品の平面図及び縦断面図である
。 第3図は、本発明の単結晶領域の形成方法の実施例2に
よって作製された結晶物品の平面図及び縦断面図である
。 第4図、第5図は、本発明の単結晶領域の形成方法の実
施例3の特徴部分となる工程を説明するための工程図で
ある。 11:基板、12:マスク、13:開口部、14;単結
晶、14a:単結晶領域、15:凸面、16:単結晶部
、17:単結晶面、18:Si単結晶薄膜、19:Si
単結晶薄膜18の上面。

Claims (4)

    【特許請求の範囲】
  1. (1)単結晶面上に、この単結晶面より核形成密度が小
    さく凸部を有するマスク層を形成し、該凸部以外のマス
    ク層の十分小さい領域を開口して開口部を設け、単結晶
    面を露出させる工程と、露出した前記単結晶面を中心と
    して単結晶を成長させる工程と、 前記凸部を基準として、成長した単結晶を選択的に部分
    除去する工程と、 前記マスク層を除去する工程と、 前記単結晶面と成長した単結晶とが電気的に絶縁分離す
    るまで、前記開口部の単結晶を酸化する工程と、 成長した単結晶の表面を露出させて単結晶領域を形成す
    る工程と、 を有する単結晶領域の形成方法。
  2. (2)前記開口部が複数設けられている請求項1記載の
    単結晶領域の形成方法。
  3. (3)単結晶面上に、この単結晶面より核形成密度が小
    さく凸部を有するマスク層を形成し、該凸部以外のマス
    ク層の十分小さい領域を開口して開口部を設け、単結晶
    面を露出させ、 露出した前記単結晶面を中心として単結晶を成長させ、 前記凸部を基準として、成長した単結晶を選択的に部分
    除去し、 前記マスク層を除去し、 前記単結晶面と成長した単結晶とが電気的に絶縁分離す
    るまで、前記開口部の単結晶を酸化させ、成長した単結
    晶の表面を露出させて形成された単結晶領域を有する結
    晶物品。
  4. (4)前記開口部が複数設けられている請求項3記載の
    結晶物品。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438015A (en) * 1994-05-11 1995-08-01 United Microelectronics Corp. Silicon-on-insulator technique with buried gap
US5686343A (en) * 1992-12-22 1997-11-11 Goldstar Electron Co. Ltd. Process for isolating a semiconductor layer on an insulator
JP2006513584A (ja) * 2002-12-18 2006-04-20 アギア システムズ インコーポレーテッド 能動領域の欠陥が低減されユニークな接触スキームを有する半導体デバイス
WO2014126055A1 (ja) * 2013-02-15 2014-08-21 国立大学法人東京大学 半導体集積回路基板およびその製造方法
JP2021082641A (ja) * 2019-11-15 2021-05-27 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686343A (en) * 1992-12-22 1997-11-11 Goldstar Electron Co. Ltd. Process for isolating a semiconductor layer on an insulator
DE4341180B4 (de) * 1992-12-22 2006-07-27 Lg Semicon Co. Ltd., Cheongju Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator zur Festlegung eines aktiven Gebiets
US5438015A (en) * 1994-05-11 1995-08-01 United Microelectronics Corp. Silicon-on-insulator technique with buried gap
JP2006513584A (ja) * 2002-12-18 2006-04-20 アギア システムズ インコーポレーテッド 能動領域の欠陥が低減されユニークな接触スキームを有する半導体デバイス
WO2014126055A1 (ja) * 2013-02-15 2014-08-21 国立大学法人東京大学 半導体集積回路基板およびその製造方法
JP2021082641A (ja) * 2019-11-15 2021-05-27 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ

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