JPH03124111A - ディジタルコントロールドフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、アナログ式のボルテージコンドロールドフ
ィルタと同様の特性と使い易さを持ったディジタルコン
トロールドフィルタに関する。

［従来技術］ アナログのミュージックシンセサイザ等では、第７図に
示すようなＶＣＦ　（ボルテージコンドロールドフィル
タ）が盛んに用いられる。ここで、各単位フィルタ１−
１．　１−２．・・・・、１−ｎは、例えばＣＲのパッ
シブ回路等を用いてカットオフ周波数を可変できるよう
に構成された一次ローパスフィルタからなり、その低域
通過伝達関数は、カットオフ周波数ＦＣは、 ｐ　ｃ　ｗ＝□　　　　　　　　・・・・・・（２）２
　π で表わされる。

帰還回路２および減算回路３は、縦続接続された単位フ
ィルタ１−１．　１−２．・・・・、１−ｎの終段１−
ｎの出力を初段に負帰還するためのものである。帰還回
路２のゲインβは、ＶＣＦのカットオフ周波数ＦＣ近傍
におけるレゾナンスに関連する。第８図は、ＶＣＦのフ
ィードバック係数すなわち帰還回路２のゲインβを変化
させたときの周波数応答を示す。

ディジタルのミュージックシンセサイザ等において、こ
のようなＶＣＦに対応するもの（ディジタルコントロー
ルドフィルタ）としては、ＦＩＲ（フィニットインパル
スレスポンス）形またはＩＩＲ（インフィニットインパ
ルスレスポンス）形のディジタルフィルタが用いられて
いる。

しかしながら、これらのディジタルフィルタは同時に設
定すべき乗算器の係数が多く、またこれらの係数とフィ
ルタ特性との関係が複雑なため、制御が難しいという不
都合があった。

ディジタルフィルタの他の例として、アナログフィルタ
の特性式における加算を加算器に、減算を減算器、また
は加算器と反転器に、乗算を乗算器に、積分を累算器に
各々置換してなるものが知られている（特開昭６１−１
８２１２号）。

このディジタルフィルタは、アナログフィルタと殆ど同
じ周波数特性を持つとともに、乗算器の係数とフィルタ
特性との関係が単純でアナログフィルタ同じように扱い
易いという特徴を有している。

しかしながら、この特開昭６１−１８２１２号に開示さ
れたものと同様の一次ローパスフィルタを、第７図の単
位フィルタとして単純に置き換えただけでは、所期のフ
ィルタ動作が実現されないという不都合があった。

［発明が解決しようとする課題］ この発明は、上述した従来例における問題点に鑑みてな
されたもので、アナログ式のボルテージコンドロールド
フィルタと同様の特性と使い易さを持ったディジタルコ
ントロールドフィルタを提供することを目的とする。

［課題を解決するための手段］ 前記の目的を達成するためこの発明では、アナログフィ
ルタの特性式における加算を加算器に、減算を減算器に
、乗算を乗算器に、積分を累算器に各々置換してなるデ
ィジタル一次フィルタを複数個縦続接続してなるカスケ
ード回路と、このカスケード回路の出力に０≦β＜１な
る係数βを乗算する乗算器と、入力信号から前記乗算器
の出力を減算して前記カスケード回路に入力する減算器
と、前記カスケード回路、乗算器および減算器からなる
閉ループ中に介挿された遅延回路とを具備することを特
徴としている。

ここで、減算器とは、反転器と加算器とにより等価的に
減算を行なうように構成したものを含むものである。

なお、前記単位フィルタは累算器内に累算器出力をサン
プリングパルスの１周期（標本化周期）遅延させるため
の遅延回路を備えている。この遅延回路と前記閉ループ
中に介挿すべき遅延回路とが完全に直列に接続される構
成となる場合には、一方を省略することができる。すな
わち、前記閉ループ中に介挿すべき遅延回路は、累算器
内に本来含まれている遅延回路で兼用することがで籾る
。

［作用コ 前記の構成において、遅延回路を含まない場合、すなわ
ち前記したアナログ式のボルテージコントロールドフィ
ルタ（アナログＶＣＦ）に対し、各単位フィルタを前記
特開昭６１−１８２１２号に開示されたものと同様のデ
ィジタル一次フィルタで置き換え、かつ帰還回路２を乗
算器に、減算回路３を減算器に置き換えただけの場合、
通常は、フィルタ内に遅延回路を含まない閉ループ（デ
イレイフリーループ）が形成されるため、アナログフィ
ルタにおける発振状態と同様の状態となり、フィルタと
して正常に動作しない。

ここでは、単位フィルタのカスケード回路、乗算器およ
び減算器からなる閉ループ中に遅延回路を介挿すること
によって前記デイレイフリーループが構成されることを
防止している。

この発明においては、デイレイフリーループがで籾ない
ため、ディジタルフィルタとしての動作が正常に行なわ
れる。そして、遅延回路を除けば前記アナログＶＣＦと
等価に構成されているため周波数特性は殆ど同じである
。すなわち、単位フィルタにアナログＶＣＦの制御電圧
に代わる乗算係数を与えることによりカットオフ周波数
ＦＣを制御することができ、帰還用の乗算器の係数を変
化することによりフィルタの共振特性を変えることがで
きる。さらに、単位フィルタとして前記特開昭６１−１
８２１２号に開示されたものと同様のディジタル一次フ
ィルタを用いているため、乗算器の係数とフィルタ特性
、特にカットオフ周波数ＦＣとの関係が単純で扱い易い
。

［効果］ すなわち、この発明によると、アナログＶＣＦと同様の
特性を有し、かつアナログフィルタと同様の使い易さを
持ったディジタルコントロールドフィルタを実現するこ
とができる。

［実施例］ 以下、この発明を実施例に基づき詳細に説明する。なお
、全図を通して共通または対応する部分は同一の符号を
付して表わす。

第１図は、この発明のディジタルコントロールドフィル
タの基本構成を示す。

同図のフィルタは、ｎ個の単位フィルタ１−１゜１−２
．・・・・、１−ｎを縦続接続してなるカスケード回路
１０、このカスケード回路の出力にＯ≦β＜１なる係数
βを乗算する乗算器２、人力信号から前記乗算器２の出
力を減算して前記カスケード回路１０に入力する減算器
３、ならびにこれらのカスケード回路１０、乗算器２お
よび減算器３からなる閉ループ中に介挿された遅延回路
４により構成される。

単位フィルタ１−１．　１−２．　・・・・、！−ｎと
しては、前記特開昭６１−１８２１２号に開示されたよ
うに、アナログフィルタの特性式における加算を加算器
に、減算を減算器に、乗算を乗算器に、積分を累算器に
各々置換してなるディジタル一次フィルタを用いること
ができる。

第２〜第５図にこのような単位フィルタの構成例を示す
。各図中、符号「＋」は無印または十印の付された入力
端へ入力されるデータを加算し一印の付された入力端へ
入力されるデータを減算する加算器または減算器、Ｍは
入力される信号に一定値（以下、係数という）を乗算す
る乗算器、ｚ−１は入力されるデータをサンプリングパ
ルスの１周期（標本化周期）遅延させる遅延回路である
。また、各乗算器の上方に付された符号はその乗算器に
おいて信号に乗算する係数を示している。

第２図は、特開昭６１−１８２１２号の実施例に記載さ
れているものと同じ一次ローパスフィルタである。

同図のフィルタは、カットオフ周波数が０くα〈１の範
囲の値で与えられる係数αに応じて決定される。そして
、αが１より充分に小さい範囲ではカットオフ周波数Ｆ
Ｃとαはほぼ比例関係となり、 （但し、Ｆ３はサンプリング周波数） で表わされる。このように係数αがカットオフ周波数Ｆ
Ｃとほぼ比例関係となっているということは、フィルタ
の制御がし易いことを意味している。

第３図は、第１図の単位フィルタ１−１．１−２゜・・
・・、１−ｎの他の例を示す。

これらの単位フィルタは、例えば、次のようにして構成
を決定することができる。

まず、対応するアナログフィルタの特性式をラプラス関
数で表わす。これは、交流回路の複素伝達関数における
ｊωをＳで置換すればよい。

次に、このラプラス関数に適宜のＳ−Ｚ変換を施す。そ
して、この２間数Ｈ（ｚ）を必要に応じて適宜簡略化し
た後、回路化する。

このＳ−Ｚ変換は、公知の変換法であるが、の変換を行
なう「微分の差分近似に基づ＜ｓ−ｚ変換」や ｓ−ａｗｌ　−ｚ−’　ｅｘｐ（ａＴ）および（ｓ−ａ
＋ｊ　ｂ）　　（ｓ−ａ＋ｊ　ｂ）ｘ　　（ｓ−ａ）”
　　＋ｂ” 一＊１−２ｅ”ｃｏｓ（ｂＴ）ｚ−’４−６””　　ｚ
−２なる変換対により変換を行なう「整合２変換」が好
適である。

微分の差分近似に基づ＜ｓ−ｚ変換による場合は、最も
簡便である０例えば、一次ローパスフィルタの伝達（出
力／入力の）ラプラス関数は、Ｈ（ｓ）−□　　　　　
・・・・・・（４）Ｓ＋ａ で表わされる。この式に前記の変換を施すために、Ｓを
１　＋＋　ｚ　−ｒに、ａＴをαに置換すると、α Ｈ（Ｚ）！　１−２−’＋。　　−−−−−−（５）に
なる、この式を遅延回路ｚ−１１乗算器αおよび加減算
器上を用いて回路に表わせば第４図のようになる。この
回路は、係数を除算１／（１＋α）により求めなければ
ならず、処理の遅れを招く場合がある。その場合には、
下記のように修正するとよい。

ここで、現在のデータと１標本化周期前のデータとの差
分１−ｚ−’は微分を意味しており、定数αの微分（１
−ｚ−’）αは０である。これを考慮すると、上式は のように書き変えることができる。この式を回路に表わ
せば第２および第３図のようになる。

第５図は、整合ｚＲ，換により求めた一次ローパスフィ
ルタの回路例を示す。

第２〜４図に示したフィルタは、出力０ＵＴＩを１標本
化周期遅延させる遅延回路１１を備えている。このため
、第１図の遅延回路４としてカスケード回路１０の出力
を１標本化周期遅延させるものを用いるとすれば、この
遅延回路４の出力は最終段の単位フィルタ１−ｎの出力
ＯＵＴ　１を１標本化周期遅延させたもの、すなわち第
２〜４図の出力０ＵＴ２と等価となる。したがって、単
位フィルタ１−１．　１−２．　＝、　　１−ｎとして
一第２〜４図に示すように出力０ＵＴＩとこの出力０Ｕ
ＴＩを１標本化周期遅延させた出力０ＵＴ２との双方の
出力が可能なものを用いる場合には、単位フィルタ１−
１．　１−２．・・・・、１−ｎのうちいずれかにおい
て出力０ＵＴ２を次段へ送出するようにすれば、第１図
の遅延回路４を省略することができる。

第６図は、このように遅延回路４を省略する場合のディ
ジタルコントロールドフィルタの構成例を示す。

［変形例］ なお、この発明は、上述の実施例に限定されることなく
適宜変形して実施することができる。例えば、上述にお
いては、ローパスフィルタの例についてのみ説明したが
、この発明は、バイパスフィルタ、ならびに一次のロー
パスおよびバイパスフィルタを混成してなるディジタル
コンドロールドハイ／ロー／バンドパスフィルタにも適
用出来る。また、対応するアナログＶＣＦの構成も第７
図のような単位フィルタをカスケード接続してなるもの
に限定されないことは勿論である。

【図面の簡単な説明】

第１図は、この発明のディジタルコントロールドフィル
タの基本構成を示す回路図、 第２〜５図は、それぞれ第１図のフィルタに用いられる
単位フィルタの構成例を示す回路図、第６図は、この発
明のディジタルコントロールドフィルタの変形例を示す
回路図、 第７図は、従来のアナログ式ボルテージコンドロールド
フィルタの基本構成を示す回路図、そして 第８図は、第７図のフィルタの出力特性を示すグラフで
ある。 １０：カスケード回路

Claims (4)

【特許請求の範囲】
1. （１）アナログフィルタの特性式における加算を加算器
   に、減算を減算器に、乗算を乗算器に、積分を累算器に
   各々置換してなるディジタル一次フィルタを複数個縦続
   接続してなるカスケード回路と、 このカスケード回路の出力に０≦β＜１なる係数βを乗
   算する乗算器と、 入力信号から前記乗算器の出力を減算して前記カスケー
   ド回路に入力する減算器と、 前記カスケード回路、乗算器および減算器からなる閉ル
   ープ中に介挿された遅延回路と を具備することを特徴とするディジタルコントロールド
   フィルタ。
2. （２）前記ディジタル一次フィルタは、一次ローパスフ
   ィルタである請求項１記載のディジタルコントロールド
   フィルタ。
3. （３）前記一次ローパスフィルタは、１サンプリング周
   波数前のデータを表わす記号をＺ＾−＾１としてＨ（Ｚ
   ）＝出力／入力＝（ａ）／｛１−（１−α）Ｚ＾−＾１
   ｝で表わされる伝達関数を前記特性式とするフィルタで
   ある請求項２記載のディジタルコントロールドフィルタ
   。
4. （４）前記遅延回路が前記累算器に含まれる遅延回路と
   兼用されるものである請求項３記載のディジタルコント
   ロールドフィルタ。