JPH03120751A - 半導体素子の静電保護装置 - Google Patents
半導体素子の静電保護装置Info
- Publication number
- JPH03120751A JPH03120751A JP25803789A JP25803789A JPH03120751A JP H03120751 A JPH03120751 A JP H03120751A JP 25803789 A JP25803789 A JP 25803789A JP 25803789 A JP25803789 A JP 25803789A JP H03120751 A JPH03120751 A JP H03120751A
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- Japan
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- semiconductor substrate
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 230000001681 protective effect Effects 0.000 abstract description 8
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、パンチスルー現象を利用して半導体素子に
加わる静電ノイズを吸収するようにした静電保護装置(
以下、「パンチスルーデバイス」と称す)に関する。
加わる静電ノイズを吸収するようにした静電保護装置(
以下、「パンチスルーデバイス」と称す)に関する。
〈従来の技術〉
従来、この種のパンチスルーデバイスとしては、第4図
に示すようなものがある。このパンチスルーデバイス2
0は、P−型の半導体基板23の表面に、互いに対向す
るN+型のドルイン領域24およびソース領域25を備
えている。ドレイン領域24にはノード電極21が接続
される一方、ソース領域25には接地電極22が接続さ
れている。
に示すようなものがある。このパンチスルーデバイス2
0は、P−型の半導体基板23の表面に、互いに対向す
るN+型のドルイン領域24およびソース領域25を備
えている。ドレイン領域24にはノード電極21が接続
される一方、ソース領域25には接地電極22が接続さ
れている。
このパンチスルーデバイス20は、例えば第5図に示す
ように、保護抵抗30とともに、保護すべき半導体素子
の入力パッド31と内部回路32とを結ぶ配線経路に設
けられる。すなわち、入力パッド31に保護抵抗30が
接続され、保護抵抗30と内部回路32とを結ぶ配線に
上記ノード電極21が接続される一方、グランドに上記
接地電極22および半導体基板23が接続される。入力
パッド11に高電圧(グランドに対しての電圧をいう。
ように、保護抵抗30とともに、保護すべき半導体素子
の入力パッド31と内部回路32とを結ぶ配線経路に設
けられる。すなわち、入力パッド31に保護抵抗30が
接続され、保護抵抗30と内部回路32とを結ぶ配線に
上記ノード電極21が接続される一方、グランドに上記
接地電極22および半導体基板23が接続される。入力
パッド11に高電圧(グランドに対しての電圧をいう。
以下、同様。)の静電ノイズが印加された場合、保護抵
抗30を介してノード電極21、したがってドレイン領
域24に高電圧が伝わる。その場合、このパンデスルー
デバイス20は、トレイン領域24とソース領域25と
の間でパンデスルー電流を流して保護抵抗30に電圧降
下を生じさせる。
抗30を介してノード電極21、したがってドレイン領
域24に高電圧が伝わる。その場合、このパンデスルー
デバイス20は、トレイン領域24とソース領域25と
の間でパンデスルー電流を流して保護抵抗30に電圧降
下を生じさせる。
そして、ノート電極2Iの電圧を低下させ、内部回路3
2へ上記静電ノイズが導入されるのを防止する。
2へ上記静電ノイズが導入されるのを防止する。
〈発明が解決しようとする課題〉
ところで、」二人従来のパンデスルーデバイス20は、
上記静電ノイズによってノード電極21とグランドとの
間に大電流が流れるとき、P−型の半導体基板23が有
する電気抵抗26の値が大きいため、ドレイン領域24
とソース領域25との間の領域(パンデスルー領域)B
の電位が上昇する。
上記静電ノイズによってノード電極21とグランドとの
間に大電流が流れるとき、P−型の半導体基板23が有
する電気抵抗26の値が大きいため、ドレイン領域24
とソース領域25との間の領域(パンデスルー領域)B
の電位が上昇する。
このため、パンデスルー電流が制限されて、ノード電極
21の電圧を十分に低下させることができ〈作用〉 P型またはN型のうち半導体基板と同一の型であって高
濃度の不純物領域をソース領域の近傍に設けて接地電極
に接続して、」二人半導体基板とグランドとの間の電気
抵抗を小さくしているため、静電ノイズによってノード
電極とグランドとの間に大電流が流れるときであっても
、パンデスルー領域の電位が上昇しなくなる。したがっ
て、パンデスルー電流が制限されなくなり、ノード電極
の電圧が効率良く低下して、接続された半導体素子は静
電ノイズから効果的に保護されるようになる。
21の電圧を十分に低下させることができ〈作用〉 P型またはN型のうち半導体基板と同一の型であって高
濃度の不純物領域をソース領域の近傍に設けて接地電極
に接続して、」二人半導体基板とグランドとの間の電気
抵抗を小さくしているため、静電ノイズによってノード
電極とグランドとの間に大電流が流れるときであっても
、パンデスルー領域の電位が上昇しなくなる。したがっ
て、パンデスルー電流が制限されなくなり、ノード電極
の電圧が効率良く低下して、接続された半導体素子は静
電ノイズから効果的に保護されるようになる。
〈実施例〉
以下、この発明のパンデスルーデバイスを実施例により
詳細に説明する。
詳細に説明する。
第1図はこの発明の一実施例のパンチスルーデバイス1
0の断面を示し、第2図は上記パンチスルーデバイス1
0のパターンレイアラl−(平面)を示している。この
パンデスルーデバイス10は、P−型の半導体基板9の
表面に、パンチスルー領域へを挟んで互いに対向オるN
“型のドレイン領ず、したがって半導体素子を静電ノイ
ズから保護する機能が十分でないという問題がある。
0の断面を示し、第2図は上記パンチスルーデバイス1
0のパターンレイアラl−(平面)を示している。この
パンデスルーデバイス10は、P−型の半導体基板9の
表面に、パンチスルー領域へを挟んで互いに対向オるN
“型のドレイン領ず、したがって半導体素子を静電ノイ
ズから保護する機能が十分でないという問題がある。
そこで、この発明の目的は、半導体素子を静電ノイズか
ら保護する機能を向」ニさせたパンチスルーデバイスを
提供することにある。
ら保護する機能を向」ニさせたパンチスルーデバイスを
提供することにある。
〈課題を解決するだめの手段〉
」二人目的を達成するために、この発明は、P型または
N型のうち一方の型の半導体基板の表面に、」二記P型
またはN型のうち他方の型のトレイン領域およびソース
領域を備えて、上記トレイン領域ソース領域にそれぞれ
接続されたノード電極、接地電極の間に静電ノイズが印
加されたとき、−]二二人レイン領域とソース領域との
間でパンデスルー現象を起こして上記ノード電極、接地
電極間の電圧を低下させるようにしたパンチスルーデバ
イスにおいて、上記ソース領域の近傍の半導体基板の表
面に、上記接地電極に接続され、上記半導体基板よりも
高濃度の」二人一方の型の不純物領域を設Jて、」二人
半導体基板と接地電極との間の電気抵抗を小さくしたこ
とを特徴としている。
N型のうち一方の型の半導体基板の表面に、」二記P型
またはN型のうち他方の型のトレイン領域およびソース
領域を備えて、上記トレイン領域ソース領域にそれぞれ
接続されたノード電極、接地電極の間に静電ノイズが印
加されたとき、−]二二人レイン領域とソース領域との
間でパンデスルー現象を起こして上記ノード電極、接地
電極間の電圧を低下させるようにしたパンチスルーデバ
イスにおいて、上記ソース領域の近傍の半導体基板の表
面に、上記接地電極に接続され、上記半導体基板よりも
高濃度の」二人一方の型の不純物領域を設Jて、」二人
半導体基板と接地電極との間の電気抵抗を小さくしたこ
とを特徴としている。
域3およびソース領域6と、このソース領域6の上記パ
ンデスルー領域八と反対側に隣接するP+型の不純物領
域7を備えている。上記ドレイン領域3の表面にコンタ
クト領域4を設けてノード電極1を接続する一方、ソー
ス領域6.不純物領域7の表面にそれぞれコンタクト領
域5.7を設けて接地電極2をこれらの領域6.7に共
通に接続している。そして、このパンデスルーデバイス
IOを、例えば第3図に示すように、保護抵抗30とと
もに、保護すべき半導体素子の人力バッド31と内部回
路32とを結ぶ配線経路に設ける。すなわち、]二二人
入力ッド31に保護抵抗30を接続し、保護抵抗30と
」−人山部回路32とを結ぶ虻線に上記ノード電極lを
接続する一方、グランドに」二人接地電極2を接続する
。
ンデスルー領域八と反対側に隣接するP+型の不純物領
域7を備えている。上記ドレイン領域3の表面にコンタ
クト領域4を設けてノード電極1を接続する一方、ソー
ス領域6.不純物領域7の表面にそれぞれコンタクト領
域5.7を設けて接地電極2をこれらの領域6.7に共
通に接続している。そして、このパンデスルーデバイス
IOを、例えば第3図に示すように、保護抵抗30とと
もに、保護すべき半導体素子の人力バッド31と内部回
路32とを結ぶ配線経路に設ける。すなわち、]二二人
入力ッド31に保護抵抗30を接続し、保護抵抗30と
」−人山部回路32とを結ぶ虻線に上記ノード電極lを
接続する一方、グランドに」二人接地電極2を接続する
。
このように、半導体基板9と同一の型であって高濃度の
I〕“型の不純物領域7をソース領域6の近傍に設けて
接地電極2に接続して、上記半導体基板9とグランドと
の間の電気抵抗を小さくしている。このたl)、人力バ
ッド31に印加された静電ノイズによってノード電極1
とグランドとの間に大電流が流れるときであっても、パ
ンチスルー領域Aの電位上昇を抑えることができ、パン
チスルー電流を効率良く流すことができる。したがって
、ノード電極lの電圧を効率良く低下させることができ
、半導体素子を静電ノイズから保護する機能を高めるこ
とができる。
I〕“型の不純物領域7をソース領域6の近傍に設けて
接地電極2に接続して、上記半導体基板9とグランドと
の間の電気抵抗を小さくしている。このたl)、人力バ
ッド31に印加された静電ノイズによってノード電極1
とグランドとの間に大電流が流れるときであっても、パ
ンチスルー領域Aの電位上昇を抑えることができ、パン
チスルー電流を効率良く流すことができる。したがって
、ノード電極lの電圧を効率良く低下させることができ
、半導体素子を静電ノイズから保護する機能を高めるこ
とができる。
なお、この実施例は、半導体基板9.不純物領域7をそ
れぞれP−型、P′+型とし、ドルイン領域3およびソ
ース領域6をN+型としたが、これに限られるものでは
なく、半導体基板9.不純物領域7をそれぞれN−型、
N+型とし、ドレイン領域3およびソース領域6をP+
型としても良い。
れぞれP−型、P′+型とし、ドルイン領域3およびソ
ース領域6をN+型としたが、これに限られるものでは
なく、半導体基板9.不純物領域7をそれぞれN−型、
N+型とし、ドレイン領域3およびソース領域6をP+
型としても良い。
〈発明の効果〉
以上より明らかなように、この発明は、P型またはN型
のうち一方の型の半導体基板の表面に、上記P型または
N型のうち他方の型のトレイン領域およびソース領域を
備えて、上記ドレイン領域ソース領域にそれぞれ接続さ
れたノード電極、接地電極の間に静電ノイズが印加され
たとき、上記ドレイン領域とソース領域との間でパンチ
スルー現象を起こして上記ノード電極、接地電極間の電
圧を低下させるようにしたパンチスルーデバイスにおい
て、上記ソース領域の近傍の半導体基板の表面に、上記
接地電極に接続され、上記半導体基板よりも高濃度の上
記一方の型の不純物領域を設けて、上記半導体基板と接
地電極との間の電気抵抗を小さくしているので、半導体
素子を静電ノイズから保護する機能を向上させることが
できる。
のうち一方の型の半導体基板の表面に、上記P型または
N型のうち他方の型のトレイン領域およびソース領域を
備えて、上記ドレイン領域ソース領域にそれぞれ接続さ
れたノード電極、接地電極の間に静電ノイズが印加され
たとき、上記ドレイン領域とソース領域との間でパンチ
スルー現象を起こして上記ノード電極、接地電極間の電
圧を低下させるようにしたパンチスルーデバイスにおい
て、上記ソース領域の近傍の半導体基板の表面に、上記
接地電極に接続され、上記半導体基板よりも高濃度の上
記一方の型の不純物領域を設けて、上記半導体基板と接
地電極との間の電気抵抗を小さくしているので、半導体
素子を静電ノイズから保護する機能を向上させることが
できる。
第1図はこの発明の一実施例のパンチスルーデバイスを
示す断面図、第2図は上記パンチスルーデバイスを示す
平面図、第3図は上記パンチスルーデバイスを半導体素
子に取り付けた状態の等価回路を示す図、第4図は従来
のパンチスルーデバイスを示す断面図、第5図は上記従
来のパンチスルーデバイスを半導体素子に取り付けた状
態の等価回路を示す図である。 1・・・ノード電極、2・・・接地電極、3・・ドレイ
ン領域、4,5.8・・・コンタクト領域、6・・・ソ
ース領域、7・・不純物領域、9・・・半導体基板、1
o・・・パンチスルーデバイス。
示す断面図、第2図は上記パンチスルーデバイスを示す
平面図、第3図は上記パンチスルーデバイスを半導体素
子に取り付けた状態の等価回路を示す図、第4図は従来
のパンチスルーデバイスを示す断面図、第5図は上記従
来のパンチスルーデバイスを半導体素子に取り付けた状
態の等価回路を示す図である。 1・・・ノード電極、2・・・接地電極、3・・ドレイ
ン領域、4,5.8・・・コンタクト領域、6・・・ソ
ース領域、7・・不純物領域、9・・・半導体基板、1
o・・・パンチスルーデバイス。
Claims (1)
- (1)P型またはN型のうち一方の型の半導体基板の表
面に、上記P型またはN型のうち他方の型のドレイン領
域およびソース領域を備えて、上記ドレイン領域、ソー
ス領域にそれぞれ接続されたノード電極、接地電極の間
に静電ノイズが印加されたとき、上記ドレイン領域とソ
ース領域との間でパンチスルー現象を起こして上記ノー
ド電極、接地電極間の電圧を低下させるようにした半導
体素子の静電保護装置において、 上記ソース領域の近傍の半導体基板の表面に、上記接地
電極に接続され、上記半導体基板よりも高濃度の上記一
方の型の不純物領域を設けて、上記半導体基板と接地電
極との間の電気抵抗を小さくしたことを特徴とする半導
体素子の静電保護装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25803789A JPH03120751A (ja) | 1989-10-03 | 1989-10-03 | 半導体素子の静電保護装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25803789A JPH03120751A (ja) | 1989-10-03 | 1989-10-03 | 半導体素子の静電保護装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03120751A true JPH03120751A (ja) | 1991-05-22 |
Family
ID=17314659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25803789A Pending JPH03120751A (ja) | 1989-10-03 | 1989-10-03 | 半導体素子の静電保護装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03120751A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5895958A (en) * | 1995-06-22 | 1999-04-20 | Nec Corporation | Input protection circuit for use in semiconductor device having an improved electrostatic breakdown voltage |
US8120732B2 (en) | 2005-07-13 | 2012-02-21 | Nlt Technologies, Ltd. | Liquid crystal display device with different liquid crystal layer thicknesses corresponding to different color regions |
-
1989
- 1989-10-03 JP JP25803789A patent/JPH03120751A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5895958A (en) * | 1995-06-22 | 1999-04-20 | Nec Corporation | Input protection circuit for use in semiconductor device having an improved electrostatic breakdown voltage |
US8120732B2 (en) | 2005-07-13 | 2012-02-21 | Nlt Technologies, Ltd. | Liquid crystal display device with different liquid crystal layer thicknesses corresponding to different color regions |
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