JPH03119594A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH03119594A JPH03119594A JP1257216A JP25721689A JPH03119594A JP H03119594 A JPH03119594 A JP H03119594A JP 1257216 A JP1257216 A JP 1257216A JP 25721689 A JP25721689 A JP 25721689A JP H03119594 A JPH03119594 A JP H03119594A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はダイナミック型半導体記憶装置に関し、特に
読出時の動作マージンの拡大、ソフトエラー率の低減を
図るダイナミック型半導体記憶装置に関するものである
。
読出時の動作マージンの拡大、ソフトエラー率の低減を
図るダイナミック型半導体記憶装置に関するものである
。
［従来の技術］
第８図は、一般に知られている、従来のダイナミック型
半導体記憶装置（以下、ＤＲＡＭと称する）の構成の一
例を示すブロック図である。
半導体記憶装置（以下、ＤＲＡＭと称する）の構成の一
例を示すブロック図である。
図を参照して、このＤＲＡＭは、データ信号ヲストアす
るための複数のメモリセルをマトリックス状に備えたメ
モリセルアレイ５０８と、メモリセルを選択するための
アドレス信号を受けるアドレスバッファ５０４と、アド
レス信号をデコードするロウデコーダ５０５およびコラ
ムデコーダ５０６と、メモリセルアレイ５０８に接続さ
れ、メモリセルにストアされた信号を増幅Ｉ−で読出ず
センスアンプ６０３とを含む。データ信号を入力するた
めの入カパッファ５０９と、データ信号を出力するため
の出力バッファ６００とは、Ｉ１０ゲート５０７を介し
てメモリセルアレイ５０８に接続される。
るための複数のメモリセルをマトリックス状に備えたメ
モリセルアレイ５０８と、メモリセルを選択するための
アドレス信号を受けるアドレスバッファ５０４と、アド
レス信号をデコードするロウデコーダ５０５およびコラ
ムデコーダ５０６と、メモリセルアレイ５０８に接続さ
れ、メモリセルにストアされた信号を増幅Ｉ−で読出ず
センスアンプ６０３とを含む。データ信号を入力するた
めの入カパッファ５０９と、データ信号を出力するため
の出力バッファ６００とは、Ｉ１０ゲート５０７を介し
てメモリセルアレイ５０８に接続される。
アドレスバッファ５０４は、外部アドレス信号ｅｘｔ、
Ａｏ−Ａ９またはりフレッンユカウンタ５０３により発
生された内部アドレス信号ＱＯ〜Ｑ８を受けるように接
続される。リフレッシュコントローラ５０２は、クロッ
クジェネレータ５０１に与えられたＲＡＳおよびＣＡＳ
信号のタイミングに応答して、リフレッシュカウンタ５
０３を駆動する。
Ａｏ−Ａ９またはりフレッンユカウンタ５０３により発
生された内部アドレス信号ＱＯ〜Ｑ８を受けるように接
続される。リフレッシュコントローラ５０２は、クロッ
クジェネレータ５０１に与えられたＲＡＳおよびＣＡＳ
信号のタイミングに応答して、リフレッシュカウンタ５
０３を駆動する。
第９図は、第８図に含まれるメモリセルアレイ５０８お
よびセンスアンプ６０３の一部の具体的な構成を示す図
である。
よびセンスアンプ６０３の一部の具体的な構成を示す図
である。
図において、ビット線ＢＬ、ＢＬに交差する方向でワー
ド線ＷＬ、、ＷＬ２およびダミーワード線ＤＷＬｏ 、
ＤＷＬｅか配置される。ワード線ＷＬ１とビット線ＢＬ
の交差部にはメモリセルとしてのメモリセル選択用トラ
ンジスタＱ Ｍ ＋ とキャパシタＭＣ，とが直列に接
続される。また、ワード線ＷＬ２とビット線ＢＬとの交
差部にも同様のメモリセルが接続される。ダミーワード
線ＤＷＬＯとビット線ＢＬの交差部にも、ダミーセルと
してのダミーセル選択用トランジスタＱｏとダミセル用
キャパシタＤＣＯとが直列に接続される。
ド線ＷＬ、、ＷＬ２およびダミーワード線ＤＷＬｏ 、
ＤＷＬｅか配置される。ワード線ＷＬ１とビット線ＢＬ
の交差部にはメモリセルとしてのメモリセル選択用トラ
ンジスタＱ Ｍ ＋ とキャパシタＭＣ，とが直列に接
続される。また、ワード線ＷＬ２とビット線ＢＬとの交
差部にも同様のメモリセルが接続される。ダミーワード
線ＤＷＬＯとビット線ＢＬの交差部にも、ダミーセルと
してのダミーセル選択用トランジスタＱｏとダミセル用
キャパシタＤＣＯとが直列に接続される。
同様にダミーワード線ＤＷＬｅとビット線ＢＬの交差部
にもダミーセルが接続される。
にもダミーセルが接続される。
ビット線ＢＬ、ＢＬの一方端部は、それぞれプリチャー
ジトランジスタＱｒおよびＱ、／を介してプリチャージ
電位ＶＰＲＣに結合される。プリチャージ電位Ｖｐ ｐ
、。は、Ｖｃｃ／２の電位に保持されている。またビッ
ト線ＢＬとビット線ＢＬとは、トランジスタＱＥを介し
て接続される。トランジスタＱＰ、ＱＰ、ＱＥの各々の
ゲートにはプリチャージ信号φＰ、。か与えられる。ビ
ット線ＢＬおよびＢＬには、ビット線に現われた電位の
差を検知増幅するためのセンスアンプＳＡが接続される
。センスアンプＳＡには、トランジスタＱ］を介して接
地電位が、トランジスタＱ２を介して電源電位Ｖ。０が
与えられる。！・ランジスタＱ］のゲートには、センス
アンプ活性化信号φ６が与えられる。トランジスタＱ２
のゲートには、センスアンプ活性化信号φ８か与えられ
る。
ジトランジスタＱｒおよびＱ、／を介してプリチャージ
電位ＶＰＲＣに結合される。プリチャージ電位Ｖｐ ｐ
、。は、Ｖｃｃ／２の電位に保持されている。またビッ
ト線ＢＬとビット線ＢＬとは、トランジスタＱＥを介し
て接続される。トランジスタＱＰ、ＱＰ、ＱＥの各々の
ゲートにはプリチャージ信号φＰ、。か与えられる。ビ
ット線ＢＬおよびＢＬには、ビット線に現われた電位の
差を検知増幅するためのセンスアンプＳＡが接続される
。センスアンプＳＡには、トランジスタＱ］を介して接
地電位が、トランジスタＱ２を介して電源電位Ｖ。０が
与えられる。！・ランジスタＱ］のゲートには、センス
アンプ活性化信号φ６が与えられる。トランジスタＱ２
のゲートには、センスアンプ活性化信号φ８か与えられ
る。
ビット線ＢＬおよびＢＬの各々の他方端部は、Ｉ１０ゲ
ート５０７を構成するトランジスタＱＴおよびＱＴ’を
介して、入出力線Ｉ１０およびＩｌｏに各々接続される
。トランジスタＱＴおよびＱＴ’のゲートには、コラム
デコーダ５０６からデコード信号か与えられる。
ート５０７を構成するトランジスタＱＴおよびＱＴ’を
介して、入出力線Ｉ１０およびＩｌｏに各々接続される
。トランジスタＱＴおよびＱＴ’のゲートには、コラム
デコーダ５０６からデコード信号か与えられる。
次に第８図および第９図に示される半導体記憶装置の動
作を第１０図のタイミングチャートを参照しながら説明
する。
作を第１０図のタイミングチャートを参照しながら説明
する。
外部１５号してのｅｘ、Ｒ３信号が立下がると、ワード
線ＷＬの電位が゛′Ｈ″レベルに立上げられる。同時に
ダミーワード線ＤＷＬｏ 、ＤＷＬｅの一方が立下がる
。
線ＷＬの電位が゛′Ｈ″レベルに立上げられる。同時に
ダミーワード線ＤＷＬｏ 、ＤＷＬｅの一方が立下がる
。
一方、プリチャージ信号φＰ、。の出力は、ワード線の
電位レベルが立上がる前に゛″Ｌ″Ｌ″レベル、ビット
線はフローティング状態になる。
電位レベルが立上がる前に゛″Ｌ″Ｌ″レベル、ビット
線はフローティング状態になる。
たとえば、ワード線ＷＬ、が選択された場合、ワード線
ＷＬ、の電位か“Ｈ”に立上がり、同時にダミーワード
線Ｄ Ｗ Ｌ ｏが選択されてＬ”レベルに立下がる。
ＷＬ、の電位か“Ｈ”に立上がり、同時にダミーワード
線Ｄ Ｗ Ｌ ｏが選択されてＬ”レベルに立下がる。
したかって、メモリセル選択用トランジスタＱ Ｍ ＋
が導通状態になり、メモリセルＭＣ，がビット線ＢＬに
接続される。たとえば、ビット線ＢＬに接続されるメモ
リセルＭＣ，に“Ｈ”レベルの電位がストアされていた
場合は、ビット線ＢＬはその浮遊、容量ＣＢｃとメモリ
セルＭＣの容ＭＣＳとの比で決まる値だけ電位が上昇す
る。一方、ビット線ＢＬの電位は、Ｖｃｃ／２のままで
変化せず、ビット線ＢＬの電位に対するリファレンス電
位となる。続いてセンスアンプ活性化信号φ８が“′Ｈ
”レベルに、信号Ｔ７が“Ｌ”レベルになり、トランジ
スタＱ１およびＱ２を介してセンスアンプＳＡが活性化
される。その結果、ビット線ＢＬの電位はＶＣＣとなり
、一方ビット線ＢＬの電位は接地電位となり、センス動
作が完γする。以上のような一連の動作において、ワー
ド線ＷＬ、の立」二かり時に、第１１図に示すメモリセ
ル選択用トランジスタＱ Ｍ １のビット線ＢＬの接続
部とワード線ＷＬ、の間に存在する浮遊容量ＣＰを介し
た容量結合により、ビット線ＢＬの電位が上がり、読出
信号の動作余裕度に影響を与える。特に、メモリセルＭ
Ｃ，に°Ｌ”レベルの電位がストアされていた場合、ビ
ット線ＢＬの電位が容量結合により上がり、本来ビット
線ＢＬの電位よりも低くなるべきものが高くなって、“
Ｌ”レベルの情報を“Ｈ” レベルの情報として読出す
エラーが生じる。そこで、このビット線ＢＬの電位変化
を打ち消すために、ダミーセルＤＣが設けられている。
が導通状態になり、メモリセルＭＣ，がビット線ＢＬに
接続される。たとえば、ビット線ＢＬに接続されるメモ
リセルＭＣ，に“Ｈ”レベルの電位がストアされていた
場合は、ビット線ＢＬはその浮遊、容量ＣＢｃとメモリ
セルＭＣの容ＭＣＳとの比で決まる値だけ電位が上昇す
る。一方、ビット線ＢＬの電位は、Ｖｃｃ／２のままで
変化せず、ビット線ＢＬの電位に対するリファレンス電
位となる。続いてセンスアンプ活性化信号φ８が“′Ｈ
”レベルに、信号Ｔ７が“Ｌ”レベルになり、トランジ
スタＱ１およびＱ２を介してセンスアンプＳＡが活性化
される。その結果、ビット線ＢＬの電位はＶＣＣとなり
、一方ビット線ＢＬの電位は接地電位となり、センス動
作が完γする。以上のような一連の動作において、ワー
ド線ＷＬ、の立」二かり時に、第１１図に示すメモリセ
ル選択用トランジスタＱ Ｍ １のビット線ＢＬの接続
部とワード線ＷＬ、の間に存在する浮遊容量ＣＰを介し
た容量結合により、ビット線ＢＬの電位が上がり、読出
信号の動作余裕度に影響を与える。特に、メモリセルＭ
Ｃ，に°Ｌ”レベルの電位がストアされていた場合、ビ
ット線ＢＬの電位が容量結合により上がり、本来ビット
線ＢＬの電位よりも低くなるべきものが高くなって、“
Ｌ”レベルの情報を“Ｈ” レベルの情報として読出す
エラーが生じる。そこで、このビット線ＢＬの電位変化
を打ち消すために、ダミーセルＤＣが設けられている。
ダミーワード線ＤＷＬＯの電位をワード線ＷＬ、の選択
とともに立下げることにより、ワード線ＷＬ、の立上が
り時にビット線ＢＬに生じる電位変化と同じ大きさで逆
のものを、ビット線ＢＬに与えるようになっている。す
なわち、同じ大きさで逆方向の電位変化をビット線ＢＬ
に与えることにより、電位変化の読出動作への影響をな
くそうとするものである。
とともに立下げることにより、ワード線ＷＬ、の立上が
り時にビット線ＢＬに生じる電位変化と同じ大きさで逆
のものを、ビット線ＢＬに与えるようになっている。す
なわち、同じ大きさで逆方向の電位変化をビット線ＢＬ
に与えることにより、電位変化の読出動作への影響をな
くそうとするものである。
第１２図は従来の折返しビット線方式のＤＲＡＭのメモ
リセルアレイの構成を概略的に示した図である。
リセルアレイの構成を概略的に示した図である。
図において、複数のワード線ＷＬ（ＷＬＩ〜ＷＬ４）に
交差するように、複数のビット線対ＢＬ（ＢＬＡ−ＢＬ
Ｅ）およびＢ Ｌ （Ｂ ＬＡ−Ｂ ＬＥ ）か配置さ
れている。ビット線ＢＬまたはＢＬとワード線ＷＬとの
交点には、メモリセルＭＣか折返しビット線に対応する
ように配置され、接続されている。なお対となるビット
線ＢＬＡとＢＬＡ。
交差するように、複数のビット線対ＢＬ（ＢＬＡ−ＢＬ
Ｅ）およびＢ Ｌ （Ｂ ＬＡ−Ｂ ＬＥ ）か配置さ
れている。ビット線ＢＬまたはＢＬとワード線ＷＬとの
交点には、メモリセルＭＣか折返しビット線に対応する
ように配置され、接続されている。なお対となるビット
線ＢＬＡとＢＬＡ。
ＢＬＦＳとＢＬ８・・・ＢＬＥとＢＬｒ、は、それぞれ
センスアンプ５ＡＡ１ＳＡ［ｌ・・ＳＡＥに接続されて
いる。ここで、メモリセルＭＣＩの情報を読出す動作に
ついて説明する。第９図および第１０図で説明したよう
に、まずワード線ＷＬ、が立上がり、ワード線ＷＬ、に
接続するメモリセルからビット線にデータが読出される
。メモリセルアレイ全体で見ると、ビット線７３ ＬＡ
、 Ｂ ＬＢ ％ Ｂ Ｌｃ 、ＢＬＤｌＢＬＥにデ
ータか読出されている。データが読出されたビット線と
ペアとなる、ビット線■ＬＡ、ＢＬＢ ＸＢＬ（％ Ｂ
Ｌｐ 、ＢＬＥはリファレンスビット線で、そのときリ
ファレンス電位に保たれている。次いで、センスアンプ
ＳＡＡ −５ＡＥが活性化されて、読出されたデータか
増幅される。
センスアンプ５ＡＡ１ＳＡ［ｌ・・ＳＡＥに接続されて
いる。ここで、メモリセルＭＣＩの情報を読出す動作に
ついて説明する。第９図および第１０図で説明したよう
に、まずワード線ＷＬ、が立上がり、ワード線ＷＬ、に
接続するメモリセルからビット線にデータが読出される
。メモリセルアレイ全体で見ると、ビット線７３ ＬＡ
、 Ｂ ＬＢ ％ Ｂ Ｌｃ 、ＢＬＤｌＢＬＥにデ
ータか読出されている。データが読出されたビット線と
ペアとなる、ビット線■ＬＡ、ＢＬＢ ＸＢＬ（％ Ｂ
Ｌｐ 、ＢＬＥはリファレンスビット線で、そのときリ
ファレンス電位に保たれている。次いで、センスアンプ
ＳＡＡ −５ＡＥが活性化されて、読出されたデータか
増幅される。
次に、データの読出しにおいて対となるピッＩ・線間の
電位を計算してみる。ここでは、−例として第１２図に
おけるＢＬ、とＢＬＢ間の電位差を求める。この場合の
等両回路を第１３図に示す。
電位を計算してみる。ここでは、−例として第１２図に
おけるＢＬ、とＢＬＢ間の電位差を求める。この場合の
等両回路を第１３図に示す。
第１３図において、Ｃ１は各ビット線と接地電位との間
に基板を介して存在する容量であり、Ｃ２は隣接ビット
線間の容量であり、Ｃｆｆ１はメモリセルの容量であり
、Ｃ８はダミーセルの容量である。
に基板を介して存在する容量であり、Ｃ２は隣接ビット
線間の容量であり、Ｃｆｆ１はメモリセルの容量であり
、Ｃ８はダミーセルの容量である。
ビット線ＢＬ、５ＢＬ８の電位はそれぞれＶＢＬ８、■
［〒８とし、ビット線のプリチャージレベルをＶｅＱと
する。また、他のビット線ＢＬＡ。
［〒８とし、ビット線のプリチャージレベルをＶｅＱと
する。また、他のビット線ＢＬＡ。
Ｂ ＬＡ 、 Ｂ Ｌｃ 、Ｂ ＬＣの電位も、それぞ
れＶＢ＋−Ａ％ Ｖ８ＬＡ％ Ｖ８ＬＣ１ｖａ丁Ｃとす
る。
れＶＢ＋−Ａ％ Ｖ８ＬＡ％ Ｖ８ＬＣ１ｖａ丁Ｃとす
る。
ビット線ＢＬＢの電荷については、読出前と読出後につ
いて次式が成立する。
いて次式が成立する。
ｃ、Ｖｅｑ＋ＣＳ （１／２±１／２）Ｖｃｃ＝Ｃ＋
Ｖａ Ｌ Ｂ＋Ｃ２（Ｖａ ＬＢ−Ｖ「冒）＋Ｃ２（Ｖ
已ＬａｖａτＢ）＋ＣＭＶ８Ｌ８・・（１） ここで、左辺のＶ。０の係数の（）内の′十”はメモリ
セルに“Ｈ” レベル情報か書込まれている場合（Ｖｃ
ｃ書込み）、−″はメモリセルに“Ｌ“レベルの情報
が書込まれている場合（ＯＶ書込み）を示す。なお、左
辺は、読出前に容量ｃおよびメモリセルの容量Ｃｓに蓄
えられた電荷を示し、右辺は、読出後に容量ＣＩ 、ビ
ット線間容量Ｃ２およびメモリセル容量Ｃうに蓄えられ
た電荷を示している。
Ｖａ Ｌ Ｂ＋Ｃ２（Ｖａ ＬＢ−Ｖ「冒）＋Ｃ２（Ｖ
已ＬａｖａτＢ）＋ＣＭＶ８Ｌ８・・（１） ここで、左辺のＶ。０の係数の（）内の′十”はメモリ
セルに“Ｈ” レベル情報か書込まれている場合（Ｖｃ
ｃ書込み）、−″はメモリセルに“Ｌ“レベルの情報
が書込まれている場合（ＯＶ書込み）を示す。なお、左
辺は、読出前に容量ｃおよびメモリセルの容量Ｃｓに蓄
えられた電荷を示し、右辺は、読出後に容量ＣＩ 、ビ
ット線間容量Ｃ２およびメモリセル容量Ｃうに蓄えられ
た電荷を示している。
一方、ビット線ＢＬＢの電位については、同様に次式が
成立する。
成立する。
０
Ｃ，Ｖｅ ｑ＋ＣＯＶＣ。／２
＝Ｃ１ＶＢＩ Ｂ 十Ｃ２（ＶＢＬＢ ＶＢＬＢ）＋
Ｃ２（Ｖａ Ｌ ａ Ｖｅ、 Ｌ Ｃ） ＋ＣＤ
ＶＢτＢ・・・ （２） なお、（２）式の左辺は、読出前に容ｔｉｃ＋およびダ
ミーセルの容量ＣＤに蓄えられた電荷を示し、右辺は、
読出後に容量Ｃ＋ 、ビット線間容量Ｃ２およびダミー
セル容量Ｃ８に蓄えられた電荷を示している。ここで、
ダミーセルの容量ＣＤは、その目的からメモリセルの容
ｆａＣカと等しくされている。そこで、ダミーセルおよ
びメモリセルの容量をＣｓとして以下の計算を進める。
Ｃ２（Ｖａ Ｌ ａ Ｖｅ、 Ｌ Ｃ） ＋ＣＤ
ＶＢτＢ・・・ （２） なお、（２）式の左辺は、読出前に容ｔｉｃ＋およびダ
ミーセルの容量ＣＤに蓄えられた電荷を示し、右辺は、
読出後に容量Ｃ＋ 、ビット線間容量Ｃ２およびダミー
セル容量Ｃ８に蓄えられた電荷を示している。ここで、
ダミーセルの容量ＣＤは、その目的からメモリセルの容
ｆａＣカと等しくされている。そこで、ダミーセルおよ
びメモリセルの容量をＣｓとして以下の計算を進める。
ビット線ＢＬＢにデータが読出されたとき、ビット線Ｂ
ＬＢの電位はリファレンス電位となっている。（１）（
２）式よりビット線ＢＬＢＳＢＬ８間の電位差ΔＶは ΔＶ−ｌ Ｖａ ｔ Ｂ −Ｖａ了。
ＬＢの電位はリファレンス電位となっている。（１）（
２）式よりビット線ＢＬＢＳＢＬ８間の電位差ΔＶは ΔＶ−ｌ Ｖａ ｔ Ｂ −Ｖａ了。
”Ｃｓ Ｖｃ ｃ ／２ （Ｃ１＋４Ｃ２＋Ｃ５）（３
） となる。
） となる。
１
よって、ビット線間容量Ｃ２が微細化等で大きくなると
Ｃ，、Ｃ５は一定であるので電位差へＶは減少すること
になり、結果として読出マージンの低下、ソフトエラー
の劣化を引き起こしやすくなる。また、センス増幅の際
にも、この容量Ｃ２がデータの増幅に対してノイズ源と
なるので、同様に動作マージンを劣化させることになる
。
Ｃ，、Ｃ５は一定であるので電位差へＶは減少すること
になり、結果として読出マージンの低下、ソフトエラー
の劣化を引き起こしやすくなる。また、センス増幅の際
にも、この容量Ｃ２がデータの増幅に対してノイズ源と
なるので、同様に動作マージンを劣化させることになる
。
この発明は上記のような課題を解消するためになされた
もので、隣接するビット線から受ける読出しのノイズを
低減し、読出電位の実質的な減少を防止し、さらにセン
ス増幅の際でのノイズをも低減することにより、動作マ
ージンの多きなダイナミック型半導体記憶装置を提供す
ることを目的とする。
もので、隣接するビット線から受ける読出しのノイズを
低減し、読出電位の実質的な減少を防止し、さらにセン
ス増幅の際でのノイズをも低減することにより、動作マ
ージンの多きなダイナミック型半導体記憶装置を提供す
ることを目的とする。
［課題を解決するための手段］
この発明に係るダイナミック型半導体記憶装置は、行と
列とからなるマトリックス状に配置され、情報電荷を保
持する複数のメモリセルと、各々か１対のビット線から
なり、ビット線の各々は、隣接しない状態でメモリセル
の行に対応して設けら２ れ、対応した行のメモリセルに接続される複数のビット
線対と、各々がビット線に交差する方向であって、メモ
リセルの列に対応して設けられ、対応した列のメモリセ
ルに接続される複数のワード線と、ワード線のいずれか
を電位を与えることによって選択し、選択されたワード
線に接続されたメモリセルの各々の情報電荷をビット線
対の各々のビット線の一方に読出す読出手段と、各々が
ビット線対の各々に対応して設置され、読出手段によっ
て、メモリセルの情報電荷か読出されたとき、ビット線
対の各々のビット線間に現われた電位差を検知する複数
のセンスアンプとを備え、ビット線対の各々は、読出手
段によってメモリセルの情報電荷が読出されたとき、読
出されたメモリセルが接続されるビット線対の各々のビ
ット線に隣接するビット線は所定電位に保持されるもの
である。
列とからなるマトリックス状に配置され、情報電荷を保
持する複数のメモリセルと、各々か１対のビット線から
なり、ビット線の各々は、隣接しない状態でメモリセル
の行に対応して設けら２ れ、対応した行のメモリセルに接続される複数のビット
線対と、各々がビット線に交差する方向であって、メモ
リセルの列に対応して設けられ、対応した列のメモリセ
ルに接続される複数のワード線と、ワード線のいずれか
を電位を与えることによって選択し、選択されたワード
線に接続されたメモリセルの各々の情報電荷をビット線
対の各々のビット線の一方に読出す読出手段と、各々が
ビット線対の各々に対応して設置され、読出手段によっ
て、メモリセルの情報電荷か読出されたとき、ビット線
対の各々のビット線間に現われた電位差を検知する複数
のセンスアンプとを備え、ビット線対の各々は、読出手
段によってメモリセルの情報電荷が読出されたとき、読
出されたメモリセルが接続されるビット線対の各々のビ
ット線に隣接するビット線は所定電位に保持されるもの
である。
［作用コ
この発明においては、メモリセルの情報が成るビット線
対に読出されたとき、そのビット線対に隣接するビット
線の電位が所定電位に保持される３ ので、読出動作の動作マージンが拡大する。
対に読出されたとき、そのビット線対に隣接するビット
線の電位が所定電位に保持される３ ので、読出動作の動作マージンが拡大する。
［実施例］
第１図はこの発明の第１の実施例によるＤＲＡＭのアレ
イ構成を示した図である。
イ構成を示した図である。
図において、ワード線はメモリセル用の主ワード線（Ｍ
ＷＬＩ〜ＭＷＬ４）および副ワード線（ＳＷＬＩ〜５Ｗ
Ｌ８）と、ダミーセル用のダミー主ワード線（ＭＤＬＩ
、ＭＤＬ２）およびダミー副ワード線（ＤＷＬ１〜ＤＷ
Ｌ４）とから構成されている。各々の副ワード線はスイ
ッチ手段（ＳＷＩ １〜５Ｗ４１，５Ｗ１２〜５Ｗ４２
，５ＤＩｌ〜５Ｄ２２）により、対応する主ワード線に
接続される。メモリセルＭＣおよびダミーセルＤＣは、
副ワード線とビット線との交点に折返しビット線に適応
するように配置されている。そしてスイッチ手段（ＳＷ
ｌ、２〜５Ｗ４２．ＳＤ］、２゜５Ｄ２２）を境として
、図に対して左側のメモリセルはザブアレイ＃］を構成
し、右側のメモリセルはザブアレイ＃２を構成する。ビ
ット線（ＢＬ］〜ＢＬ１６）は各々異なる副ワード線に
対応す４ るビット線間でペアを構成し、ペアことに対応するセン
スアンプに接続されている。たとえば、サブアレイ＃１
に属するビット線ＢＬＩとサブアレイ＃２に属するピッ
）・線ＢＬ９とか］つのビット線対を構成し、プリチャ
ージ回路４ａを介してセンスアンプＳＡＩに接続される
。同様に、ビット線ＢＬ２とＢＬＩＯ、ビット線ＢＬ３
とＢＬＩＩ・・・のように、それぞれビット線対を構成
し、各々プリチャージ回路４ａまたは４ｂを介してセン
スアンプＳＡ２．ＳＡ３．・・・ＳＡ８に接続されてい
る。プリチャージ回路４ａに含まれるトランジスタのゲ
ートには、信号ＢＬＥＱａか結合され、そのトランジス
タのオンによってプリチャージ電位Ｖ［ＬＬがビット線
対に与えられる。同様に、プリチャージ回路４ｂに含ま
れるトランジスタのゲートには、信号ＢＬＥＱｂが結合
され、そのトランジスタのオンによってプリチャージ電
位ＶＢＬがビット線対に与えられる。プリチャージ回路
４ａに接続されるセンスアンプＳＡＩ、ＳＡ３・・・Ｓ
Ａ７には、サブアレイ活性化クロックジェネレータ］５ ６から信号φ、が与えられる。プリチャージ回路４ｂに
接続されるセンスアンプＳＡ２ ＳＡ４・・・ＳＡ８
には、ザブアレイ活性化クロツクジェネレタ６から信号
φ２が与えられる。
ＷＬＩ〜ＭＷＬ４）および副ワード線（ＳＷＬＩ〜５Ｗ
Ｌ８）と、ダミーセル用のダミー主ワード線（ＭＤＬＩ
、ＭＤＬ２）およびダミー副ワード線（ＤＷＬ１〜ＤＷ
Ｌ４）とから構成されている。各々の副ワード線はスイ
ッチ手段（ＳＷＩ １〜５Ｗ４１，５Ｗ１２〜５Ｗ４２
，５ＤＩｌ〜５Ｄ２２）により、対応する主ワード線に
接続される。メモリセルＭＣおよびダミーセルＤＣは、
副ワード線とビット線との交点に折返しビット線に適応
するように配置されている。そしてスイッチ手段（ＳＷ
ｌ、２〜５Ｗ４２．ＳＤ］、２゜５Ｄ２２）を境として
、図に対して左側のメモリセルはザブアレイ＃］を構成
し、右側のメモリセルはザブアレイ＃２を構成する。ビ
ット線（ＢＬ］〜ＢＬ１６）は各々異なる副ワード線に
対応す４ るビット線間でペアを構成し、ペアことに対応するセン
スアンプに接続されている。たとえば、サブアレイ＃１
に属するビット線ＢＬＩとサブアレイ＃２に属するピッ
）・線ＢＬ９とか］つのビット線対を構成し、プリチャ
ージ回路４ａを介してセンスアンプＳＡＩに接続される
。同様に、ビット線ＢＬ２とＢＬＩＯ、ビット線ＢＬ３
とＢＬＩＩ・・・のように、それぞれビット線対を構成
し、各々プリチャージ回路４ａまたは４ｂを介してセン
スアンプＳＡ２．ＳＡ３．・・・ＳＡ８に接続されてい
る。プリチャージ回路４ａに含まれるトランジスタのゲ
ートには、信号ＢＬＥＱａか結合され、そのトランジス
タのオンによってプリチャージ電位Ｖ［ＬＬがビット線
対に与えられる。同様に、プリチャージ回路４ｂに含ま
れるトランジスタのゲートには、信号ＢＬＥＱｂが結合
され、そのトランジスタのオンによってプリチャージ電
位ＶＢＬがビット線対に与えられる。プリチャージ回路
４ａに接続されるセンスアンプＳＡＩ、ＳＡ３・・・Ｓ
Ａ７には、サブアレイ活性化クロックジェネレータ］５ ６から信号φ、が与えられる。プリチャージ回路４ｂに
接続されるセンスアンプＳＡ２ ＳＡ４・・・ＳＡ８
には、ザブアレイ活性化クロツクジェネレタ６から信号
φ２が与えられる。
ここで、−例としてメモリセルＭＣ２の情報を読出す動
作について第２図のタイミングチャートを参照しながら
説明する。
作について第２図のタイミングチャートを参照しながら
説明する。
まず、外部信号であるｅｘＲＡＳ信号が立下がって読出
動作に入ると、主ワード線ＭＷＬＩと副ワード線５ＷＬ
５とかスイッチ５ＷＩ２により接続され、主ワード線Ｍ
ＷＬＩと副ワード線５ＷＬ１とは、スイッチＳＷＩ ］
によって切り離される。
動作に入ると、主ワード線ＭＷＬＩと副ワード線５ＷＬ
５とかスイッチ５ＷＩ２により接続され、主ワード線Ｍ
ＷＬＩと副ワード線５ＷＬ１とは、スイッチＳＷＩ ］
によって切り離される。
次にプリチャージ電位ＢＬＥＱＦＳが立下がり、対とな
るビット線ＢＬＩおよびＢＬ９はその電位がＶＢＬに保
持された状態でフローティング状態となる。このとき、
プリチャージ電位ＢＬＥＱａは“Ｈ”レベルのままであ
る。すなわち、ビット線対ＢＬＩおよびＢＬ９に隣接の
ビット線対ＢＬ２およびＢＬＩＯは固定電位ＶａＬに保
持されたままである。このとき、主ワード線ＭＷＬ２に
っ］６ いても副ワード線５ＷＬ６が接続され、副ワード線５Ｗ
Ｌ２は切り離されている。以下、主ワード線ＭＷＬ３お
よびＭＷＬ４についても、同様な接続か副ワード線との
間でなされている。また、主ダミーワード線ＭＤＬＩお
よびＭＤＬ２は、スイッチ５Ｄ１２および５Ｄ２２によ
って副ダミーワード線ＤＷＬ３およびＤＷＬ４に接続さ
れるか、副ダミーワード線ＤＷＬ１およびＤＷＬ２には
接続されていない。
るビット線ＢＬＩおよびＢＬ９はその電位がＶＢＬに保
持された状態でフローティング状態となる。このとき、
プリチャージ電位ＢＬＥＱａは“Ｈ”レベルのままであ
る。すなわち、ビット線対ＢＬＩおよびＢＬ９に隣接の
ビット線対ＢＬ２およびＢＬＩＯは固定電位ＶａＬに保
持されたままである。このとき、主ワード線ＭＷＬ２に
っ］６ いても副ワード線５ＷＬ６が接続され、副ワード線５Ｗ
Ｌ２は切り離されている。以下、主ワード線ＭＷＬ３お
よびＭＷＬ４についても、同様な接続か副ワード線との
間でなされている。また、主ダミーワード線ＭＤＬＩお
よびＭＤＬ２は、スイッチ５Ｄ１２および５Ｄ２２によ
って副ダミーワード線ＤＷＬ３およびＤＷＬ４に接続さ
れるか、副ダミーワード線ＤＷＬ１およびＤＷＬ２には
接続されていない。
続いて、主ワード線ＭＷＬＩが立上がると、これに接続
された副ワード線５ＷＬ５も同時に立上がり、メモリセ
ルＭＣ２の情報電位がビット線ＢＬ９に読出される。こ
こで、他の主ワード線および副ワード線の電位は、すべ
て“Ｌ”レベルとなっている。
された副ワード線５ＷＬ５も同時に立上がり、メモリセ
ルＭＣ２の情報電位がビット線ＢＬ９に読出される。こ
こで、他の主ワード線および副ワード線の電位は、すべ
て“Ｌ”レベルとなっている。
一方、主ワード線ＭＷＬＩの立上がりに応答して、主ダ
ミーワード線ＭＤＬＩが立下かり、これに接続された副
ダミーワード線ＳＤ］２も同時に立下がる。これによっ
て副ワード線５ＷＬ５の立上がりによる、ビット線ＢＬ
９のへの電位変化の７ 影響を相殺している。
ミーワード線ＭＤＬＩが立下かり、これに接続された副
ダミーワード線ＳＤ］２も同時に立下がる。これによっ
て副ワード線５ＷＬ５の立上がりによる、ビット線ＢＬ
９のへの電位変化の７ 影響を相殺している。
ビット線ＢＬ９の対のピッＩ・線であるピッＩ・線ＢＬ
Ｉはフローティング状態であるので、リファレンス電位
が保持されたままである。メモリセルアレイ全体で見る
と、ザブアレイ＃２のビット線ＢＬ９．ＢＬＩＩ、ＢＬ
１３およびＢＬ１５には情報電荷が読出され、それらの
ビット線の対となるサブアレイ＃１のビット線ＢＬＩ、
ＢＬ３ ＢＬ５およびＢＬ７は、リファレンスビット
線となり、フローティングゲート状態としてリファレン
ス電位が保たれている。サブアレイ＃１の残りのビット
線ＢＬ２．ＢＬ４．ＢＬ６およびＢＬ８ならびにサブア
レイ＃２のビット線ＢＬ］ＯＢＬ１２、ＢＬ１４および
Ｂ Ｌ ］−６は、プリチャージ電位ＢＬＥＱｂがＨ”
レベルのままなので、固定電位でバイアスされている。
Ｉはフローティング状態であるので、リファレンス電位
が保持されたままである。メモリセルアレイ全体で見る
と、ザブアレイ＃２のビット線ＢＬ９．ＢＬＩＩ、ＢＬ
１３およびＢＬ１５には情報電荷が読出され、それらの
ビット線の対となるサブアレイ＃１のビット線ＢＬＩ、
ＢＬ３ ＢＬ５およびＢＬ７は、リファレンスビット
線となり、フローティングゲート状態としてリファレン
ス電位が保たれている。サブアレイ＃１の残りのビット
線ＢＬ２．ＢＬ４．ＢＬ６およびＢＬ８ならびにサブア
レイ＃２のビット線ＢＬ］ＯＢＬ１２、ＢＬ１４および
Ｂ Ｌ ］−６は、プリチャージ電位ＢＬＥＱｂがＨ”
レベルのままなので、固定電位でバイアスされている。
すなわち、メモリセルＭＣ２の読出時には、これらのビ
ット線にはデータは読出されず、また、データの読出さ
れるビット線と対を形成するものではない。
ット線にはデータは読出されず、また、データの読出さ
れるビット線と対を形成するものではない。
次に、サブアレイ活性化クロックジェネレータ］８
６から与えられる信号φ１か“Ｈ“レベルとなり、セン
スアンプＳＡＩ、ＳＡ３．ＳＡ５およびＳＡ７が活性化
され、ビット線対ＢＬ９およびＢＬＩＢＬＩＩおよびＢ
Ｌ３．ＢＬ１３およびＢＬ５ならびにＢ Ｌ １５およ
びＢＬ７の電位か各々増幅される。一方、プリチャージ
電位ＢＬＥＱｂおよび活性化信号φ２は変化せず、ビッ
ト線ＢＬ２． ＢＬ４．ＢＬ６．ＢＬ８．ＢＬＩＯ，
ＢＬ１２．ＢＬ１４およびＢＬ］６は固定電位ＶＢＩ−
に保持されたままである。
スアンプＳＡＩ、ＳＡ３．ＳＡ５およびＳＡ７が活性化
され、ビット線対ＢＬ９およびＢＬＩＢＬＩＩおよびＢ
Ｌ３．ＢＬ１３およびＢＬ５ならびにＢ Ｌ １５およ
びＢＬ７の電位か各々増幅される。一方、プリチャージ
電位ＢＬＥＱｂおよび活性化信号φ２は変化せず、ビッ
ト線ＢＬ２． ＢＬ４．ＢＬ６．ＢＬ８．ＢＬＩＯ，
ＢＬ１２．ＢＬ１４およびＢＬ］６は固定電位ＶＢＩ−
に保持されたままである。
ここで、データの読出しにおいて対となるビット線間の
電位差を計算する。−例として、第１図におけるビット
線対ＢＬ２およびＢＬＩＯの間の読出時の電位差を求め
る。この場合の等価回路を示したのが第３図である。
電位差を計算する。−例として、第１図におけるビット
線対ＢＬ２およびＢＬＩＯの間の読出時の電位差を求め
る。この場合の等価回路を示したのが第３図である。
第３図において、Ｃ４は各ビット線と接地電位との間に
基板を介して存在する容量であり、Ｃ２は隣接ビット線
間の容量であり、Ｃ５はメモリセルまたはダミーセルの
容量である。ビット線対ＢＬ２およびＢＬＩＯの電位を
それぞれＶＢＬ２＋９ ｖａｔ−ｔｏとし、ビット線のプリチャージレベルをＶ
ｅｑとする。また、固定電位にバイアスされている、ビ
ット線ＢＬＩ、ＢＬ３．ＢＬ９およびＢＬｌｌ−の電位
ＶａレベルもプリチャージレベルＶｅｑに等しいものと
する。
基板を介して存在する容量であり、Ｃ２は隣接ビット線
間の容量であり、Ｃ５はメモリセルまたはダミーセルの
容量である。ビット線対ＢＬ２およびＢＬＩＯの電位を
それぞれＶＢＬ２＋９ ｖａｔ−ｔｏとし、ビット線のプリチャージレベルをＶ
ｅｑとする。また、固定電位にバイアスされている、ビ
ット線ＢＬＩ、ＢＬ３．ＢＬ９およびＢＬｌｌ−の電位
ＶａレベルもプリチャージレベルＶｅｑに等しいものと
する。
ビット線ＢＬ１０の電荷については、読出前と読出後に
ついて次式が成立する。
ついて次式が成立する。
Ｃ＋ Ｖ ｅ ｑ ＋ Ｃ３（１／ ２±１／２）Ｖｃ
。
。
＝Ｃ＋ ＶＢ Ｌ Ｉ Ｏ＋Ｃ２（ＶＢ ＋−＋ Ｏｖ
、、−、＋） 十Ｃ，，（ＶＢＬＩＯＶ［１ｌ−９）＋
ＣＳ ＶＢＩ−１０・・（４）となる。
、、−、＋） 十Ｃ，，（ＶＢＬＩＯＶ［１ｌ−９）＋
ＣＳ ＶＢＩ−１０・・（４）となる。
ここで、左辺のＶ。Ｃの係数の（）内の“＋”はメモリ
セルに”Ｈ”レベルの情報か書込まれている場合（Ｖｃ
ｃ書込み）、 −“はメモリセルに“Ｌ”レベルの情報
が書込まれている場合（ＯＶ書込み）を示す。
セルに”Ｈ”レベルの情報か書込まれている場合（Ｖｃ
ｃ書込み）、 −“はメモリセルに“Ｌ”レベルの情報
が書込まれている場合（ＯＶ書込み）を示す。
なお、（４）式のその左辺は、読出前に容量Ｃおよびメ
モリセルの容量Ｃｓに蓄えられる電荷を示し、右辺は、
読出後に容量Ｃ＋、 ビット線間０ 容量Ｃ２およびメモリセル容量Ｃ５に蓄えられた電荷を
示している。
モリセルの容量Ｃｓに蓄えられる電荷を示し、右辺は、
読出後に容量Ｃ＋、 ビット線間０ 容量Ｃ２およびメモリセル容量Ｃ５に蓄えられた電荷を
示している。
また、ビット線ＢＬ２の電荷については読出前と読出後
について次式が成立する。
について次式が成立する。
ＣＩ Ｖｅ ｑ ＋ＣＳ ＶＣｃ ／ ２”’ＣＩＶＢ
Ｌ２＋Ｃ２（ＶＢＩ２ Ｖ８ｔ〜１）＋Ｃ２（ＶＢＩ
２ ＶＢＩ３）＋Ｃ３ＶＢｌ−２（５） となる。
Ｌ２＋Ｃ２（ＶＢＩ２ Ｖ８ｔ〜１）＋Ｃ２（ＶＢＩ
２ ＶＢＩ３）＋Ｃ３ＶＢｌ−２（５） となる。
ここで（５）式の左辺は、読出前に容量Ｃ４およびダミ
ーセルの容量Ｃ３に蓄えられた電荷を示し、右辺は読出
後に容ＭＬ ＣＩ ＋ ビット線間容量Ｃ２およびダ
ミーセルの容量ＣＳに蓄えられた電荷を示している。こ
こでビット線Ｂ Ｌ １．０に情報電荷が読出されたと
き、ビット線ＢＬ２の電位はリファレンス電位となる。
ーセルの容量Ｃ３に蓄えられた電荷を示し、右辺は読出
後に容ＭＬ ＣＩ ＋ ビット線間容量Ｃ２およびダ
ミーセルの容量ＣＳに蓄えられた電荷を示している。こ
こでビット線Ｂ Ｌ １．０に情報電荷が読出されたと
き、ビット線ＢＬ２の電位はリファレンス電位となる。
（４）（５）式より、ビット線Ｂ Ｌ １．０とＢＬ２
の間の電位差へＶは、 ΔＶ＝ｌＶａＬ＋ｏ Ｖ［ＩＬ２ −Ｃｓ Ｖｃ ｃ ／２ （Ｃ，＋２Ｃ２＋ｃＳ）１ ・・ （６） となる。
の間の電位差へＶは、 ΔＶ＝ｌＶａＬ＋ｏ Ｖ［ＩＬ２ −Ｃｓ Ｖｃ ｃ ／２ （Ｃ，＋２Ｃ２＋ｃＳ）１ ・・ （６） となる。
（６）式の右辺を従来のＤＲＡＭにおける（３）式と比
較すると、分母のＣ２の係数が２となり小さくなってい
る。したがって、この実施例のＤＲＡＭにおける読出電
位差Δ■は、従来のＤＲＡＭにおけるそれより大きくな
り、読出マージンが増加している。
較すると、分母のＣ２の係数が２となり小さくなってい
る。したがって、この実施例のＤＲＡＭにおける読出電
位差Δ■は、従来のＤＲＡＭにおけるそれより大きくな
り、読出マージンが増加している。
第４Ａ図はこの発明の第１の実施例によるＤＲＡＭのデ
ータ読出式のビット線の電位の状態を示したものであり
、第４Ｂ図は従来のＤＲＡＭのブタ読出時のビット線の
電位の状態を示したものである。
ータ読出式のビット線の電位の状態を示したものであり
、第４Ｂ図は従来のＤＲＡＭのブタ読出時のビット線の
電位の状態を示したものである。
従来のビット線対ＢＬａおよびＢＬａについて注目して
みると、ビット線Ｂ Ｌ ａには、隣接するビット線Ｂ
Ｌｂに読出されるデータにより線間容量Ｃ２を介してノ
イズが発生する。また、そのノイズはビット線Ｂ Ｌ
ｂに読出されるＨ”または“Ｌ″ルベルデータにより異
なり、その電位変化に基ついた読出電位のパターンによ
り依存する２ ことになる。
みると、ビット線Ｂ Ｌ ａには、隣接するビット線Ｂ
Ｌｂに読出されるデータにより線間容量Ｃ２を介してノ
イズが発生する。また、そのノイズはビット線Ｂ Ｌ
ｂに読出されるＨ”または“Ｌ″ルベルデータにより異
なり、その電位変化に基ついた読出電位のパターンによ
り依存する２ ことになる。
これに対し第４Ａ図に示すこの発明の実施例では、ビッ
ト線対ＢＬａおよびＢＬａとともにそれらのビット線に
隣接するビット線が固定電位にバイアスされている。し
たかって、従来例のような隣接ビット線に読出される電
位パターンによって読出動作に影響を受けることはない
。
ト線対ＢＬａおよびＢＬａとともにそれらのビット線に
隣接するビット線が固定電位にバイアスされている。し
たかって、従来例のような隣接ビット線に読出される電
位パターンによって読出動作に影響を受けることはない
。
次に、読出後のセンスアンプによる増幅の際におけるこ
の発明の特徴について説明する。
の発明の特徴について説明する。
第５Ａ図は、この発明の第１の実施例によるＤＲＡＭの
センスアンプによる増幅時におけるビット線の電位状態
を示す図であり、第５Ｂ図は、従来のＤＲＡＭのセンス
アンプによる増幅時におけるビット線の電位状態を示す
図である。
センスアンプによる増幅時におけるビット線の電位状態
を示す図であり、第５Ｂ図は、従来のＤＲＡＭのセンス
アンプによる増幅時におけるビット線の電位状態を示す
図である。
従来例におけるビット線対ＢＬａ、ＢＬａに注目すると
、ビット線ＢＬａはビット線ＢＬａより、またビット線
ＢＬａはビット線ＢＬａより、それぞれ反対の電位レベ
ルに増幅するためにその線間容量Ｃ２を介して互いにノ
イズを受は合う。また、ビット線ＢＬａは隣接する別の
対のビット線から３ も、その読出す電位のレベルにより異なるノイズの影響
を受け、さらにビット線ＢＬａもビット線ＢＬｂから、
その読出電位のレベルにより異なるノイズの影響を受け
る。
、ビット線ＢＬａはビット線ＢＬａより、またビット線
ＢＬａはビット線ＢＬａより、それぞれ反対の電位レベ
ルに増幅するためにその線間容量Ｃ２を介して互いにノ
イズを受は合う。また、ビット線ＢＬａは隣接する別の
対のビット線から３ も、その読出す電位のレベルにより異なるノイズの影響
を受け、さらにビット線ＢＬａもビット線ＢＬｂから、
その読出電位のレベルにより異なるノイズの影響を受け
る。
これに対して、第５Ａ図のこの発明の実施例では、ビッ
ト線対ＢＬａおよびＢＬａとともに隣接するビット線か
固定電位に保たれているので、従来例のように隣接する
ビット線に読出される情報電荷の電位レベルによるパタ
ーン依存性は全くなり、かつビット線の対相互でのノイ
ズの影響を全く受けない。
ト線対ＢＬａおよびＢＬａとともに隣接するビット線か
固定電位に保たれているので、従来例のように隣接する
ビット線に読出される情報電荷の電位レベルによるパタ
ーン依存性は全くなり、かつビット線の対相互でのノイ
ズの影響を全く受けない。
第６図は、第１図に示したこの発明の第１の実施例に基
づくメモリセルアレイまわりの構成を示すブロック図で
ある。
づくメモリセルアレイまわりの構成を示すブロック図で
ある。
本図に示す構成以外のブロック構成は第８図にて示した
従来例と同じである。
従来例と同じである。
図において、メモリセルアレイ１．０８にはサブアレイ
＃１〜＃ｎが含まれ、サブアレイ各々に対応したセンス
アンプ＃１〜＃ｎが設けられる。外部アドレス信号ｅｘ
ＡＯ−Ａｎがアドレスバッフ４ ァ１０４を介して、ロウデコーダ］０５ コラムデコー
ダ１０６およびサブアレイン占性化クロックジェネレー
タ６に与えられて読出動作が行なわれた場合について以
下説明する。
＃１〜＃ｎが含まれ、サブアレイ各々に対応したセンス
アンプ＃１〜＃ｎが設けられる。外部アドレス信号ｅｘ
ＡＯ−Ａｎがアドレスバッフ４ ァ１０４を介して、ロウデコーダ］０５ コラムデコー
ダ１０６およびサブアレイン占性化クロックジェネレー
タ６に与えられて読出動作が行なわれた場合について以
下説明する。
ロウデコーダ１０５に与えられたアト１ノス信号によっ
て選択すべき主ワード線、副ワード線、主ダミーワード
線および副ダミーワード線が特定され、それに伴って所
定のスイッチが能動化される。
て選択すべき主ワード線、副ワード線、主ダミーワード
線および副ダミーワード線が特定され、それに伴って所
定のスイッチが能動化される。
そして、アドレス信号によってメモリセルが特定され、
そのメモリセルが属するサブアレイに対応するセンスア
ンプを活性化させるため、ザブアレイ活性化クロックジ
ェネレータ］０１から、活性化信号φが所定のセンスア
ンプに与えられる。
そのメモリセルが属するサブアレイに対応するセンスア
ンプを活性化させるため、ザブアレイ活性化クロックジ
ェネレータ］０１から、活性化信号φが所定のセンスア
ンプに与えられる。
このようにして読出されたデータは、Ｄｏｕｔバッファ
１００を介して外部に読出される。
１００を介して外部に読出される。
書込動作やリフレッシュ動作については基本的に読出動
作と同様であり、また他の信号やバッファの機能は従来
例と同様であるので、ここでの説明は繰返さない。
作と同様であり、また他の信号やバッファの機能は従来
例と同様であるので、ここでの説明は繰返さない。
第７図は、この発明の第２の実施例によるＤＲ５
ＡＭのアレイ構成を示した図である。
第７図の実施例が第１図の実施例と異なるところは、セ
ンスアンプの数とセンスアンプとプリチャージ回路との
間にスイッチＳ Ｗ ａ −Ｓ Ｗ ｈが設けられてい
る点である。その他の構成は第１の実施例と第２の実施
例とは共通であるので、ここではその相違点について主
に説明する。
ンスアンプの数とセンスアンプとプリチャージ回路との
間にスイッチＳ Ｗ ａ −Ｓ Ｗ ｈが設けられてい
る点である。その他の構成は第１の実施例と第２の実施
例とは共通であるので、ここではその相違点について主
に説明する。
この実施例では２組のビット線対に対して１つのセンス
アンプが設けられる。たとえば、センスアンプ５Ａ１ａ
は、ビット線対ＢＬＩおよびＢＬ９とビット線対ＢＬ２
およびＢＬＩＯに対するものである。たとえば、副ワー
ド線５ＷＬ５が選択され、ビット線対ＢＬＩおよびＢＬ
９にデータが読出されたとき、スイッチＳＷａが働き、
センスアンプＳ Ａ １． ａによって読出されたデー
タが増幅される。このとぎ、スイッチｓｗｂは働がない
ので、ビット線対ＢＬＩおよびＢＬ９の隣接ビット線と
なるビット線対ＢＬ２およびＢ Ｌ １．０は読出動作
が行なわれず、その電位はプリチャージ電位から切り離
されたフローティング状態となってぃ６ る。このように、センスアンプを読出動作が行なわれた
ビット線対と、そのビット線対が読出されるときには読
出動作か行なイつれないピント線対と共用することでセ
ンスアンプの数を第１の実施例のそれの半数にすること
ができる。これによって、センスアンプのレイアウトを
容易にすることか可能となり、かつ半導体チップの占有
面積を低減させることができる。
アンプが設けられる。たとえば、センスアンプ５Ａ１ａ
は、ビット線対ＢＬＩおよびＢＬ９とビット線対ＢＬ２
およびＢＬＩＯに対するものである。たとえば、副ワー
ド線５ＷＬ５が選択され、ビット線対ＢＬＩおよびＢＬ
９にデータが読出されたとき、スイッチＳＷａが働き、
センスアンプＳ Ａ １． ａによって読出されたデー
タが増幅される。このとぎ、スイッチｓｗｂは働がない
ので、ビット線対ＢＬＩおよびＢＬ９の隣接ビット線と
なるビット線対ＢＬ２およびＢ Ｌ １．０は読出動作
が行なわれず、その電位はプリチャージ電位から切り離
されたフローティング状態となってぃ６ る。このように、センスアンプを読出動作が行なわれた
ビット線対と、そのビット線対が読出されるときには読
出動作か行なイつれないピント線対と共用することでセ
ンスアンプの数を第１の実施例のそれの半数にすること
ができる。これによって、センスアンプのレイアウトを
容易にすることか可能となり、かつ半導体チップの占有
面積を低減させることができる。
なお、上記両実施例では、選択されたメモリセルが接続
されるビット線と同じビット線に接続されるダミーセル
が選択される、いわゆるダミーリバーザル方式について
適用しているか、選択されたメモリセルが接続されるビ
ット線と対をなす、反対側のビット線に接続されるダミ
ーセルが選択される、いわゆる同相ダミ一方式のＤＲＡ
Ｍにも同様に適用され同様の効果を奏する。
されるビット線と同じビット線に接続されるダミーセル
が選択される、いわゆるダミーリバーザル方式について
適用しているか、選択されたメモリセルが接続されるビ
ット線と対をなす、反対側のビット線に接続されるダミ
ーセルが選択される、いわゆる同相ダミ一方式のＤＲＡ
Ｍにも同様に適用され同様の効果を奏する。
また、上記両実施例では、メモリセルエリアをサブアレ
イ＃１および＃２として２つの拳リアに分割しているが
、この分割は必ずしも２である必要はなく、３以上のサ
ブアレイに分割して構成ず７ ることもできる。
イ＃１および＃２として２つの拳リアに分割しているが
、この分割は必ずしも２である必要はなく、３以上のサ
ブアレイに分割して構成ず７ ることもできる。
さらに、」二記両実施例では、折返しビット線方式のＤ
ＲＡＭに適用しているが、オーブンビット線方式のＤＲ
ＡＭにもこの発明の思想か適用できることは言うまでも
ない。
ＲＡＭに適用しているが、オーブンビット線方式のＤＲ
ＡＭにもこの発明の思想か適用できることは言うまでも
ない。
［発明の効果］
この発明は以上説明したとおり、メモリセルの情報が成
るビット線！ｌｌに読出されたとき、そのビット線に隣
接するビット線の電位が所定電位に保持され、またビッ
ト線対を構成するビット線同士も隣接して配置されない
ので、隣接ビット線の読出電位の影響を受けることが全
くなく、これによって読出動作の動作マージンが拡大す
る。
るビット線！ｌｌに読出されたとき、そのビット線に隣
接するビット線の電位が所定電位に保持され、またビッ
ト線対を構成するビット線同士も隣接して配置されない
ので、隣接ビット線の読出電位の影響を受けることが全
くなく、これによって読出動作の動作マージンが拡大す
る。
第１図はこの発明の第１の実施例によるＤＲＡＭのメモ
リセルアレイの構成図、第２図は第１図のＤＲＡＭの読
出動作に係るタイミングチャート図、第３図は第１図の
ＤＲＡＭの読出時におけるビット線の等価回路図、第４
Ａ図はこの発明の第１の実施例によるＤＲＡＭのデータ
読出時のピッ８ ト線の電位の状態を示した図、第４Ｂ図は従来のＤＲＡ
Ｍのデータ読出時のビット線の電位の状態を示した図、
第５Ａ図はこの発明の一実施例によるＤＲＡＭのセンス
アンプの増幅時におけるビット線の電位状態を示す図、
第５Ｂ図は従来のＤＲＡＭのセンスアンプの増幅時にお
けるビット線の電位状態を示す図、第６図はこの発明の
第１の実施例によるメモリセルアレイまわりの構成を示
すブロック図、第７図はこの発明の第２の実施例による
ＤＲＡＭのメモリセルアレイの構成を示した図、第８図
は従来のＤＲＡＭの構成の一例を示すブロック図、第９
図は第８図に含まれるメモリセルアレイおよびセンスア
ンプの一部の具体的な構成を示す図、第１０図は第９図
に示される半導体記憶装置の読出動作に係るタイミング
チャート図、第１１図は第９図のメモリセルまイつりの
等価回路図、第１２図は従来の折返しビット線方式のＤ
ＲＡＭのメモリセルアレイの構成を概略的に示した図、
第１３図は第１２図の半導体記憶装置の読出時における
ビット線の等１ｄｆｉ回路図である。 ９ 図において、ＭＣはメモリセル、ＤＣはダミセル、ＢＬ
Ｉ〜ＢＬ１６はビット線、ＭＷＬＩ〜ＭＷＬ４は主ワー
ド線、ＳＷＬ］〜５ＷＬ８は副ワード線、４ａおよび４
ｂはプリチャージ回路、ＳＡＩ〜ＳＡ８はセンスアンプ
、６はサブアレイ活性化クロックジェネレータ、１０４
はアドレスバッファ、１０５はロウデコーダ、］０６は
コラムデコーダ、１０８はメモリセルアレイである。 なお、各図中、同一符号は同一または相当部分を示す。
リセルアレイの構成図、第２図は第１図のＤＲＡＭの読
出動作に係るタイミングチャート図、第３図は第１図の
ＤＲＡＭの読出時におけるビット線の等価回路図、第４
Ａ図はこの発明の第１の実施例によるＤＲＡＭのデータ
読出時のピッ８ ト線の電位の状態を示した図、第４Ｂ図は従来のＤＲＡ
Ｍのデータ読出時のビット線の電位の状態を示した図、
第５Ａ図はこの発明の一実施例によるＤＲＡＭのセンス
アンプの増幅時におけるビット線の電位状態を示す図、
第５Ｂ図は従来のＤＲＡＭのセンスアンプの増幅時にお
けるビット線の電位状態を示す図、第６図はこの発明の
第１の実施例によるメモリセルアレイまわりの構成を示
すブロック図、第７図はこの発明の第２の実施例による
ＤＲＡＭのメモリセルアレイの構成を示した図、第８図
は従来のＤＲＡＭの構成の一例を示すブロック図、第９
図は第８図に含まれるメモリセルアレイおよびセンスア
ンプの一部の具体的な構成を示す図、第１０図は第９図
に示される半導体記憶装置の読出動作に係るタイミング
チャート図、第１１図は第９図のメモリセルまイつりの
等価回路図、第１２図は従来の折返しビット線方式のＤ
ＲＡＭのメモリセルアレイの構成を概略的に示した図、
第１３図は第１２図の半導体記憶装置の読出時における
ビット線の等１ｄｆｉ回路図である。 ９ 図において、ＭＣはメモリセル、ＤＣはダミセル、ＢＬ
Ｉ〜ＢＬ１６はビット線、ＭＷＬＩ〜ＭＷＬ４は主ワー
ド線、ＳＷＬ］〜５ＷＬ８は副ワード線、４ａおよび４
ｂはプリチャージ回路、ＳＡＩ〜ＳＡ８はセンスアンプ
、６はサブアレイ活性化クロックジェネレータ、１０４
はアドレスバッファ、１０５はロウデコーダ、］０６は
コラムデコーダ、１０８はメモリセルアレイである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 行と列とからなるマトリックス状に配置され、情報電
荷を保持する複数のメモリセルと、 各々が１対のビット線からなり、前記ビット線の各々は
、隣接しない状態で前記メモリセルの行に対応して設け
られ、対応した行のメモリセルに接続される複数のビッ
ト線対と、 各々が前記ビット線に交差する方向であって、前記メモ
リセルの列に対応して設けられ、対応した列のメモリセ
ルに接続される複数のワード線と、前記ワード線のいず
れかを電位を与えることによって選択し、選択されたワ
ード線に接続されたメモリセルの各々の情報電荷を前記
ビット線対の各々のビット線の一方に読出す読出手段と
、各々が前記ビット線対の各々に対応して設置され、前
記読出手段によって、メモリセルの情報電荷が読出され
たとき、前記ビット線対の各々のビット線間に現われた
電位差を検知する複数のセンスアンプと、 前記読出手段によってメモリセルの情報電荷が読出され
たとき、読出されたメモリセルが接続されるビット線対
の各々のビット線に隣接するビット線は所定電位に保持
する電位保持手段とを備えた、ダイナミック型半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1257216A JP2982905B2 (ja) | 1989-10-02 | 1989-10-02 | ダイナミック型半導体記憶装置 |
| US07/463,207 US4982368A (en) | 1989-10-02 | 1990-01-10 | Dynamic semiconductor memory device having an enlarged operating margin for information reading |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1257216A JP2982905B2 (ja) | 1989-10-02 | 1989-10-02 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03119594A true JPH03119594A (ja) | 1991-05-21 |
| JP2982905B2 JP2982905B2 (ja) | 1999-11-29 |
Family
ID=17303279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1257216A Expired - Lifetime JP2982905B2 (ja) | 1989-10-02 | 1989-10-02 | ダイナミック型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4982368A (ja) |
| JP (1) | JP2982905B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171662A (ja) * | 1989-11-29 | 1991-07-25 | Sharp Corp | 信号線システム |
| US5252507A (en) * | 1990-03-30 | 1993-10-12 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| JP3112021B2 (ja) * | 1990-07-09 | 2000-11-27 | 株式会社日立製作所 | 半導体メモリ |
| JP3096314B2 (ja) * | 1991-04-10 | 2000-10-10 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR100292170B1 (ko) * | 1991-06-25 | 2001-06-01 | 사와무라 시코 | 반도체기억장치 |
| US5311477A (en) * | 1991-07-17 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory device having flash clear |
| US5287322A (en) * | 1991-07-17 | 1994-02-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit dual-port memory device having reduced capacitance |
| US5836007A (en) * | 1995-09-14 | 1998-11-10 | International Business Machines Corporation | Methods and systems for improving memory component size and access speed including splitting bit lines and alternate pre-charge/access cycles |
| DE69630773D1 (de) * | 1996-04-11 | 2003-12-24 | St Microelectronics Srl | Multiblockspeicher |
| NO20004236L (no) * | 2000-08-24 | 2002-02-25 | Thin Film Electronics Asa | Ikke-flyktig passiv matriseinnretning og fremgangsmåte for utlesing av samme |
| US6567329B2 (en) | 2001-08-28 | 2003-05-20 | Intel Corporation | Multiple word-line accessing and accessor |
| US7050345B1 (en) * | 2004-07-29 | 2006-05-23 | Sheppard Douglas P | Memory device and method with improved power and noise characteristics |
| US7046578B2 (en) * | 2004-08-23 | 2006-05-16 | Micron Technology, Inc. | Method and apparatus for memory device wordline |
| KR100838363B1 (ko) * | 2005-10-20 | 2008-06-13 | 주식회사 하이닉스반도체 | 센스앰프 회로 |
| US8050127B2 (en) * | 2009-02-06 | 2011-11-01 | Hynix Semiconductor Inc. | Semiconductor memory device |
| TW201337925A (zh) * | 2011-10-04 | 2013-09-16 | Mosaid Technologies Inc | 減低雜訊動態隨機存取記憶體（ｄｒａｍ）感測 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1989
- 1989-10-02 JP JP1257216A patent/JP2982905B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-10 US US07/463,207 patent/US4982368A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2982905B2 (ja) | 1999-11-29 |
| US4982368A (en) | 1991-01-01 |
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